Программируемая логика и ЦОС

Чего и куда там ложиться должно? С виду код кажется некорректным, хотя во всех источниках в инете именно такое и приводится (исключительно для двух сигналов)... Содержимое блока отрабатывается по фронту любого из сигналов. И не исключена ситуация, что фронт сигнала clock, а inc при этом высокого уровня - тогда регистр должен увеличиться? always @(posedge load or posedge clock or posedge inc) begin if (inc) q <= q + 1; end Или verilog не построен на здравом смысле, и оператор if внутри always работает лишь когда случился перепад именно указанного в условии сигнала? Но тогда вызывает сомнения возможность разбора последующих else.