POV (24.05.2015 23:39, просмотров: 321) ответил Mahagam на потому что оно типично представляется типичным триггером в типичной плисине. а ты хочешь нереального.-
- и 95% процентов кода на Verilog - это верификация. там есть такое расширение SV (что в нынешнем 2015 году и называется верилогом), в котором классы, динамическая память, фабрики объектов и т.п., что в железе вообще никак не воплотимо - ыыыыыыыы(25.05.2015 12:20,
) - если хочется чего-то такого этакого, то есть всякие высокоуровневые трансляторы: Catapult, HLS (Vivado), кучи их. с Матлаба и симулинка можно генерить, еще есть среды, где транслируется картинка-hdl. а Verilog - это как бы ассемблер, позволяет ыыыыыыыы(134 знак., 25.05.2015 12:16, )
- и 95% процентов кода на Verilog - это верификация. там есть такое расширение SV (что в нынешнем 2015 году и называется верилогом), в котором классы, динамическая память, фабрики объектов и т.п., что в железе вообще никак не воплотимо - ыыыыыыыы(25.05.2015 12:20,