Вход
Наше всё
Теги
codebook
无线电组件
Поиск
Опросы
Закон
Пятница
16 августа
О смысле всего сущего
0xFF
Средства и методы разработки
Мобильная и беспроводная связь
Блошиный рынок
Объявления
Микроконтроллеры
PLD, FPGA, DSP
AVR
PIC
ARM, RISC-V
Технологии
Кибернетика, автоматика, протоколы
Схемы, платы, компоненты
Программируемая логика и ЦОС
602160
Топик полностью
=AlexD=
(04.06.2015 14:44 - 14:53, просмотров: 247)
ответил
=AlexD=
на
Ну я примерно так и предполагал, но по твоим "абстракциям" лишнего наплёл. Смотри выше как должно быть. Только секцию инициализации нужно не забыть прописать.
А для полноты картины можно напялить презерватив на свечку:
module tst (input OE, input RST, input uBank, output Bank); reg st; wire clk; assign Bank = RST ? uBank : st; assign clk = RST ? 1 : OE; always @(posedge clk) begin st <= uBank; end endmodule
Три кита на которых зиждется реклама: враньё, преувеличение, замалчивание. Новости СМИ - это политическая реклама.
Ответить
Там сыпятся всякие...
POV
(649 знак., 04.06.2015 14:58
)