Программируемая логика и ЦОС

Я понимаю.. выглядит конструкция до неприличия логично и компактно. Но ругается. Может не так далее я использую?... module change(oe, bank, rst, res); input oe; input bank; input rst; output res; reg st; assign res = rst ? bank : st; always @(posedge oe) st <= bank; endmodule wire Bank; change(OE, uBank, RST, Bank); Смущает wire Bank - нет защелки результата. А если wire заменить на reg, то тоже не компиляет... туплю чего-то