Evgeny_CD, Архитектор (09.07.2015 00:36, просмотров: 348)Embedded DRAM (eDRAM) ASICs от Toshiba -> ну очень интересно! http://toshiba.semicon-storage.com/ap-en/product/asic/cmos-asic-series/tc260-series.html
http://toshiba.semicon-storage.com/ap-en/product/asic/cmos-asic-types/embedded-dram-asics.html
TC260 --> семейство ASIC. 150 нм, оно сейчас должно стоить разумных денег. 16М гейтов - довольно много. http://www.electro …ortex-m4-core-2010-02/ Cortex-M4 с SIMD - 65к гейтов, FPU - 25к гейтов. В сумме меньше 100к гейтов. eDRAM для этого семейства имеет макс емкость 32Мбита (4Мбайта - говнокода влезет много), Max Clock Frequency (Page Mode) 181 MHz. С разрядностью непонятно, другие имеют 256 бит, будем считать, что и здесь так. Если сделать умный кеш, но DRAM на перфоманс влиять вообше не будет: - ширина кеша со стороны DRAM 256 бит, кеш лайн за 1 такт 180 Мгц - умная предвыборка: преддекодер команд для опережающего выбора возможных ветвей перехода - контроллер прерываний сформировал вектор - префетчер уже качает кеш лайн под него до прерывания процессора Производительность DRAM в таком ROM режиме будет просто чудовищной, ее хвати на насколько ядер. И в итоге, вместо либо покупки IP UART (как пример) за приличные деньги, либо собственной разработки с гарантированными граблями, можно будет сделать soft UART Cortex-M0 (или вообще на каком-то фришном ядре), и патчить его по мере нахождения багов. По данным - либо второй блок eDRAM, либо внешняя MobileDRAM - она стоит сейчас разумных денег и контроллер несложный. В целом, толстые техпроцессы себя ни разу ни исчерпали.
http://toshiba.semicon-storage.com/ap-en/product/asic/cmos-asic-types/embedded-dram-asics.html
TC260 --> семейство ASIC. 150 нм, оно сейчас должно стоить разумных денег. 16М гейтов - довольно много. http://www.electro …ortex-m4-core-2010-02/ Cortex-M4 с SIMD - 65к гейтов, FPU - 25к гейтов. В сумме меньше 100к гейтов. eDRAM для этого семейства имеет макс емкость 32Мбита (4Мбайта - говнокода влезет много), Max Clock Frequency (Page Mode) 181 MHz. С разрядностью непонятно, другие имеют 256 бит, будем считать, что и здесь так. Если сделать умный кеш, но DRAM на перфоманс влиять вообше не будет: - ширина кеша со стороны DRAM 256 бит, кеш лайн за 1 такт 180 Мгц - умная предвыборка: преддекодер команд для опережающего выбора возможных ветвей перехода - контроллер прерываний сформировал вектор - префетчер уже качает кеш лайн под него до прерывания процессора Производительность DRAM в таком ROM режиме будет просто чудовищной, ее хвати на насколько ядер. И в итоге, вместо либо покупки IP UART (как пример) за приличные деньги, либо собственной разработки с гарантированными граблями, можно будет сделать soft UART Cortex-M0 (или вообще на каком-то фришном ядре), и патчить его по мере нахождения багов. По данным - либо второй блок eDRAM, либо внешняя MobileDRAM - она стоит сейчас разумных денег и контроллер несложный. В целом, толстые техпроцессы себя ни разу ни исчерпали.