KLIM83 (10.12.2015 11:08 - 11:12, просмотров: 19591)-
- Насчет каноничности не скажу, а много буков пожалуйста: Visitor(11.12.2015 08:35)
- VHDL\Verilog ко всем языкам программирования ортогонален. На них описывается логическая схема (т.е. функциональные блоки логических элементов: И, ИЛИ, НЕ, RS, JK, D триггеры), а не процесс исполнения. Tiro(181 знак., 11.12.2015 02:40)
- я могу сказать про вторую часть вопроса. изучение си/асма/жавы/хаскеля/жаваскрипта/руби/го/сишарпа/брейнфака никоим образом не влияет на доступность изучения VHDL и Verilog. ибо это не языки программирования. зато сильно помогает опыт составления Mahagam(268 знак., 10.12.2015 11:13 - 11:15)
- Вот это точно. Самое сложное для молодого специалиста — выкинуть из головы представление об этой простыне как о программе. Схема нагляднее, но синтез всё равно ведёт себя очень странно обычно. Если бы я только мог добраться до «машинного кода»… Николай Коровин(1957 знак., 10.12.2015 13:53 - 14:10)
- схема - это набор элементарных операций производящий работу над потоком данных. и такая концепция прекрасно описывается текстом. Mahagam(64 знак., 10.12.2015 14:24)
- …кроме потери контроля над ситуацией. Это как жить без ассемб… хотя да. Время сейчас такое :( - Николай Коровин(10.12.2015 15:40)
- не надо ля-ля. тут внутренности куда сложнее ассемблера. вот представьте только, что вы тянете трассу через дебри плисины и вам роутер рассказывает про задержку: вытащили с ЛУТа - 30ps получите, протянули до следующего ЛУТа - добавьте ещё 37.3ps, Mahagam(495 знак., 10.12.2015 15:58)
- Даже не знаю, с чего начать. Наверное, с любопытства — хочу поподробнее про эту схему. Про иерархию и про интерактивные хелперы — потом. - Николай Коровин(10.12.2015 16:23)
- ну вот есть FPGA editor. как часть пакета разработки. в теории, всю схему можно соорудить в нём, а на практике смысла в этом нет вообще, ибо вот снимут кристалл с производства - и проект, на который тратились годы, тупо умрёт. скорее всего. Mahagam(119 знак., 10.12.2015 16:36)
- «Дом снесли, а стеночка осталась» — всё семейство на одних базовых узлах обычно делано… Ctrl+C Ctrl+V и немного потаскать узлы в полуавтоматическом режиме. По моему опыту, «абстрактное» под новый кристалл пересобрать — это тоже полный «финиш об Николай Коровин(159 знак., 10.12.2015 16:40)
- ну блин, любой мало-мальский набитый проект выглядит в редакторе сущим кошмаром. и если это всё расставлять ручками - то это проще застрелиццо. Mahagam(87 знак., 10.12.2015 16:58)
- Значит, я неправильно описал, чего хочу. Подъезд калабуховского дома на Пречистенке у Маркса не подразумевался, а если по факту прочитался именно так — виноват Маркс, то бишь я в данном случае. Визуальный контроль над полуавтоматом — это совсем не Николай Коровин(578 знак., 10.12.2015 17:51)
- вообще забей. верилог рулит, а дальше надо только заставить весь софт попотеть, и всё заработает. Mahagam(116 знак., 10.12.2015 17:55)
- Значит, я неправильно описал, чего хочу. Подъезд калабуховского дома на Пречистенке у Маркса не подразумевался, а если по факту прочитался именно так — виноват Маркс, то бишь я в данном случае. Визуальный контроль над полуавтоматом — это совсем не Николай Коровин(578 знак., 10.12.2015 17:51)
- ну блин, любой мало-мальский набитый проект выглядит в редакторе сущим кошмаром. и если это всё расставлять ручками - то это проще застрелиццо. Mahagam(87 знак., 10.12.2015 16:58)
- «Дом снесли, а стеночка осталась» — всё семейство на одних базовых узлах обычно делано… Ctrl+C Ctrl+V и немного потаскать узлы в полуавтоматическом режиме. По моему опыту, «абстрактное» под новый кристалл пересобрать — это тоже полный «финиш об Николай Коровин(159 знак., 10.12.2015 16:40)
- ну вот есть FPGA editor. как часть пакета разработки. в теории, всю схему можно соорудить в нём, а на практике смысла в этом нет вообще, ибо вот снимут кристалл с производства - и проект, на который тратились годы, тупо умрёт. скорее всего. Mahagam(119 знак., 10.12.2015 16:36)
- Даже не знаю, с чего начать. Наверное, с любопытства — хочу поподробнее про эту схему. Про иерархию и про интерактивные хелперы — потом. - Николай Коровин(10.12.2015 16:23)
- не надо ля-ля. тут внутренности куда сложнее ассемблера. вот представьте только, что вы тянете трассу через дебри плисины и вам роутер рассказывает про задержку: вытащили с ЛУТа - 30ps получите, протянули до следующего ЛУТа - добавьте ещё 37.3ps, Mahagam(495 знак., 10.12.2015 15:58)
- …кроме потери контроля над ситуацией. Это как жить без ассемб… хотя да. Время сейчас такое :( - Николай Коровин(10.12.2015 15:40)
- схема - это набор элементарных операций производящий работу над потоком данных. и такая концепция прекрасно описывается текстом. Mahagam(64 знак., 10.12.2015 14:24)
- По существу, можно и в редакторе схем нарисовать требуемое. Но представив, сколь монструозно оно будет выглядеть, вариант выглядит тупиковым, стало быть, думаю о изучении VHDL. - KLIM83(10.12.2015 11:22)
- лучше думайте об изучении Verilog/SystemVerilog. оно ближе к си. - Mahagam(10.12.2015 11:33)
- Не дремуч в схемотехнике :) Поэтому могу пожертвовать Си- образностью против оптимальности. Или различия между Verilog/ VHDL непринципиальны? Спасибо за ответ. - KLIM83(10.12.2015 11:38)
- на выходе из обоих языков - нетлист. проще говоря - схема. а по внешнему виду верилог существенно лаконичнее. я его освоил после вхдл практически за три дня, и испытал огромное облегчение в описании того что я хочу получить. - Mahagam(10.12.2015 11:43)
- Можете посоветовать ресурс по верилогу? - KLIM83(10.12.2015 17:54)
- Есть неплохая книга на русском Michael_75(202 знак., 11.12.2015 09:47)
- Только ссылки: Tiro(290 знак., 11.12.2015 03:10)
- при наличии английского сайт по ссылке - занятнейшее чтиво - Mahagam(10.12.2015 18:20, ссылка)
- It seems outstanding! Ещё вопрос информации ради- а ядра процов в плис загонять пробовали? - KLIM83(10.12.2015 18:26)
- пробовал. лет хрен знает сколько назад написал ядро msp430. не работали только прерывания и команда RETI. уж слишком эти вещи выбивались из стройной структуры этого проца. Mahagam(1267 знак., 10.12.2015 23:12)
- It seems outstanding! Ещё вопрос информации ради- а ядра процов в плис загонять пробовали? - KLIM83(10.12.2015 18:26)
- Можете посоветовать ресурс по верилогу? - KLIM83(10.12.2015 17:54)
- на выходе из обоих языков - нетлист. проще говоря - схема. а по внешнему виду верилог существенно лаконичнее. я его освоил после вхдл практически за три дня, и испытал огромное облегчение в описании того что я хочу получить. - Mahagam(10.12.2015 11:43)
- Не дремуч в схемотехнике :) Поэтому могу пожертвовать Си- образностью против оптимальности. Или различия между Verilog/ VHDL непринципиальны? Спасибо за ответ. - KLIM83(10.12.2015 11:38)
- лучше думайте об изучении Verilog/SystemVerilog. оно ближе к си. - Mahagam(10.12.2015 11:33)
- Вот это точно. Самое сложное для молодого специалиста — выкинуть из головы представление об этой простыне как о программе. Схема нагляднее, но синтез всё равно ведёт себя очень странно обычно. Если бы я только мог добраться до «машинного кода»… Николай Коровин(1957 знак., 10.12.2015 13:53 - 14:10)