Вход
Наше всё
Теги
codebook
无线电组件
Поиск
Опросы
Закон
Вторник
22 апреля
О смысле всего сущего
0xFF
Средства и методы разработки
Мобильная и беспроводная связь
Блошиный рынок
Объявления
Микроконтроллеры
PLD, FPGA, DSP
AVR
PIC
ARM, RISC-V
Технологии
Кибернетика, автоматика, протоколы
Схемы, платы, компоненты
Программируемая логика и ЦОС
744230
Топик полностью
argus98
(24.03.2017 12:38, просмотров: 342)
ответил
POV_
на
Поломал всю голову, не могу без внешнего клока сделать следующее на Verilog...
OUT-ов должно быть, минимум 3, один на выход и два (или более) для хранения внутренних состояний автомата. Без внутренних состояний будет получаться обычная комбинационная схема. Что мы и наблюдаем. (См. учебники - синтез триггеров итп.)
Ответить
А что можно сказать по ниже показанному косяку?...
POV_
(639 знак., 24.03.2017 14:09
,
)
(не в обиду) Я бы начал со старых испытанных средств (бумага, карандащ, здравый смысл, карты Карно и, накрайняк, учебник) и попытался бы вручную синтезировать простейший Т-триггер ("счётный", который изменяет своё состояние на выходе при каждом
argus98
(463 знак., 24.03.2017 20:45 - 20:54
)
Так вход данных тригера в момент косяка равен "1". Никакие ошибки в схеме не должны дать "0" на выходе тригера.
-
POV_
(26.03.2017 11:43
,
)