-
- Оно тута на 9-ой странице => - Ксения(24.07.2017 07:47, ссылка)
- Из текста однозначно - защелкивать по восходящему фронту, поскольку по нисходящему они устанавливаются. - vllv(24.07.2017 09:13)
- А из текста на стр.18 следует что всё наоборот: микросхема защёлкивает входные данные по нисходящему фронту, следовательно передатчик должен выставлять их по восходящему. Кроме того, в момент перехода FSYNC из 1 в 0, на SCLK должна быть "1". - ЫЫукпу(24.07.2017 21:00)
- Согласна с вами. Кроме того, раздобыла фрагмент чуждого кода, который по словам автора работал правильно - там тоже SPI запрограммирован по восходящему фронту. Однако ваше требование по FSYNC невыполнимо, т.к. ногодрыгом я могу лишь FSYNC Ксения(484 знак., 25.07.2017 14:23 - 14:32, картинка)
- Судя по картинкам, требованиям со стр. 18 удовлетворяет Mode2. - ЫЫукпу(25.07.2017 22:17)
- Это как Rx и Tx на SUB-9. Попробовал - не работает - перепаял :) - vllv(25.07.2017 11:27)
- Согласна с вами. Кроме того, раздобыла фрагмент чуждого кода, который по словам автора работал правильно - там тоже SPI запрограммирован по восходящему фронту. Однако ваше требование по FSYNC невыполнимо, т.к. ногодрыгом я могу лишь FSYNC Ксения(484 знак., 25.07.2017 14:23 - 14:32, картинка)
- А из текста на стр.18 следует что всё наоборот: микросхема защёлкивает входные данные по нисходящему фронту, следовательно передатчик должен выставлять их по восходящему. Кроме того, в момент перехода FSYNC из 1 в 0, на SCLK должна быть "1". - ЫЫукпу(24.07.2017 21:00)
- Из текста однозначно - защелкивать по восходящему фронту, поскольку по нисходящему они устанавливаются. - vllv(24.07.2017 09:13)
- t10 (обычно "data valid time after clock change") отвечает, можно ли делать аппаратно задержку SCK (триггер Шмитта, гальваническая развязка и т.д. и т.п.) - AU08(24.07.2017 07:36)
- t9 5 ns min Data setup time . t10 3 ns min Data hold time volkanaft(106 знак., 24.07.2017 09:39, )
- Оно тута на 9-ой странице => - Ксения(24.07.2017 07:47, ссылка)