Вход
Наше всё
Теги
codebook
无线电组件
Поиск
Опросы
Закон
Понедельник
25 ноября
О смысле всего сущего
0xFF
Средства и методы разработки
Мобильная и беспроводная связь
Блошиный рынок
Объявления
Микроконтроллеры
PLD, FPGA, DSP
AVR
PIC
ARM, RISC-V
Технологии
Кибернетика, автоматика, протоколы
Схемы, платы, компоненты
Кибернетика, автоматика, протоколы
799422
Топик полностью
Visitor
(05.12.2017 08:11, просмотров: 257)
ответил
mg
на
Здравствуйте. Прошу подсказать оптимальный алгоритм для решения задачи формирования выходного сигнала со сдвигом фазы относительно входного в диапазоне -Pi/4 ...0...+Pi/4.
В лоб так можно: входной сигнал заводим на PLL, множим до приличных мегагерц, выходной формируем от этой тактовой посредством DDS.
Ответить
Благодарю за подсказку, тему можно закрыть, выберу PLL или SPLL.
-
mg
(05.12.2017 11:03
)