caxapa.ru :: cpu_clk_edge_det - сдвиговый регистр на 2 триггера, cpu_clk_s - фронтовыделятор, который устанавливается когда сдвиговый регистр == 01. переходите на верилог, он лаконичнее ))

Mahagam (03.05.2018 18:12, просмотров: 274) ответил Dingo на А можно попросить расшифровать? А то я на VHDL из текстовых, в Verilog пока не могу.

cpu_clk_edge_det - сдвиговый регистр на 2 триггера, cpu_clk_s - фронтовыделятор, который устанавливается когда сдвиговый регистр == 01. переходите на верилог, он лаконичнее ))

Ответить

Программируемая логика и ЦОС