Вход
Наше всё
Теги
codebook
无线电组件
Поиск
Опросы
Закон
Четверг
4 июля
О смысле всего сущего
0xFF
Средства и методы разработки
Мобильная и беспроводная связь
Блошиный рынок
Объявления
Микроконтроллеры
PLD, FPGA, DSP
AVR
PIC
ARM, RISC-V
Технологии
Кибернетика, автоматика, протоколы
Схемы, платы, компоненты
Схемы, платы, компоненты
854591
Топик полностью
Evgeny_CD
, Архитектор
(09.07.2018 16:02, просмотров: 150)
ответил
Yft
на
5M40Z Total jitter 0,2*UI где UI, как я понял время задержки типа 4-5нС. Т.о. почти 1нС, не слишком впечатляет.
У MAX 10 75 mUI и меньше на 100 МГц.
Ответить
Intel® MAX® 10 FPGA Device Datasheet FINPFD < 100 MHz ±750ps не впечатляет.
-
Yft
(10.07.2018 09:59
)
В целом FPGA и малый джиттер несовместимые вещи. Возможно, в FPGA за $10k с этим лучше, но меня это никогда не интересовало.
-
Evgeny_CD
(10.07.2018 10:34
)
Кстати, заметил, что в референсных проектах они делят тактовый сигнал одиночными SN74AUP1G80DCKT а не счетчиком, наверное в этом тоже есть своя сермяжная правда?
-
Yft
(10.07.2018 10:42
)