Cидopгeк (22.06.2020 14:22, просмотров: 325) ответил Evgeny_CD на Это понятно, но тормозить будет. Растактовка при работе со SDRAM и
SRAM сильно разная. SRAM не подразумевает понятие Burst (в головах
у разработчиков почти всех MCU на рынке), так что цикл доступа ко
второму и последующим словам ШД будет такой же печальный, как и для
первого.
В FPGA как правило, блоки памяти есть, на коих, в том числе, можно
строить FIFO. Нехай процессор, когда ему писАть вздумается, в FIFO
пишет, пока контроллер SDRAM раздупляется. Или я не понял, что Ваш
дивайс делать должен?