Вход Наше всё Теги codebook 无线电组件 Поиск Опросы Закон Пятница
26 апреля

О смысле всего сущего 0xFF Средства и методы разработки Мобильная и беспроводная связь Блошиный рынок Объявления

Микроконтроллеры PLD, FPGA, DSP AVR PIC ARM, RISC-V Технологии Кибернетика, автоматика, протоколы Схемы, платы, компоненты

Программируемая логика и ЦОС

1087430 Топик полностью

Evgeny_CD, Архитектор (20.03.2021 20:28, просмотров: 438) ответил Mahagam на это кусок майнинг-фермы на асиках. управляющая плата. их распродают как барахло. в целом оно работает. вопрос в том, что выводов наружу маловато.

Потренироваться и завести свой первый проект на Xilinx - бесценно!

Ответить

- есть ещё одна мелочь, отчего я переплатил за спартан-6, вместо цинка или более нового спартана-7 - это среда разработки. Mahagam(470 знак., 21.03.2021 12:38)
  - Попробуй ради интереса сборку через non-project mode. Сам пока не могу сравнить со сборкой через gui vivado, подходящих готовых проектов нет. - evgeniy1294(21.03.2021 18:08)
    - а с чего быть разнице? - Mahagam(21.03.2021 20:18)
      - GUI на удивление жручий - evgeniy1294(21.03.2021 22:45)
        
        ну я понимаю была бы разница в 2004 году, когда все на одноядерниках сидели. неужто ГУЙ настолько крив, что жрёт 8 потоков? - Mahagam(21.03.2021 23:03)
        
        Весьма вероятно, что "разводчик" не умеет многопоточность. - Evgeny_CD(21.03.2021 23:32)
        
        не умеет. но на i7 на 4 горшка/8 потоков ни гуй на трассировщик, ни трассировщик на гуй не должны влиять. Mahagam(102 знак., 21.03.2021 23:45)
- я долго думал, но купил себе платку на спартане-6. есть мысля купить за ~100$ платку на артиксе, если буду мысли какие. Mahagam(78 знак., 20.03.2021 22:13)
  - В том, что это АРМ с плисиной проблем нет, просто пришиваешь bit-файл с прошивкой к fsbl. Либо в u-boot делаешь только прошивку fpga. - evgeniy1294(20.03.2021 23:09)
    - нихачу убут. хочу bare metal C. - Mahagam(20.03.2021 23:21)
      - Можно и так, твой код будет выступать в качестве fsbl с пришитым образом от fpga. Либо стандартный fsbl будет прошивать PL и запускать твой код. - evgeniy1294(20.03.2021 23:34)
      - А там что, нельзя стартовый лоадер закодить в BRAM? Или сделать блочек, который из SPI FLAH содержимое перенесёт в ОЗУ, и потом отпустить Reset CPU? - Evgeny_CD(20.03.2021 23:26)
        
        Логика железки простая: процессор первичен. То есть процессор всегда стартует первым и прошивает плисину, тем не менее сам процессор может после этого просто уйти в сон, на это завязаны все варианты PL-only использовния. - evgeniy1294(20.03.2021 23:37)
        
        Вообще есть один очень интересный момент. Проект для fpga обязательно должен включать в себя ядро ZYNQ7 Processing System со всем вытекающим. Если просто написать тупую мигалку на вроде этой: evgeniy1294(639 знак., 20.03.2021 23:46, картинка)
        
        1 - какой смысл использовать zynq и не использовать процессор ? Zoro(81 знак., 21.03.2021 02:06)
        
        1 - fpga'шникам для разработки PL-части проекта, если PS-ещё не готова. Ну или программист учится работе с FPGA, а из плат есть только цинк. Коммерческого смысла конечно же нет. evgeniy1294(427 знак., 21.03.2021 09:51)
        
        1 - ну это типо по баловаться. Zoro(359 знак., 21.03.2021 12:31)
        
        Как нетривиально то. - Evgeny_CD(20.03.2021 23:52)
        
        На самом деле собирается ~~одной~~ двумя кнопками в vivado. Create block design, затем Run Connection Automation - evgeniy1294(20.03.2021 23:58)