caxapa.ru :: Логика железки простая: процессор первичен. То есть процессор всегда стартует первым и прошивает плисину, тем не менее сам процессор может после этого просто уйти в сон, на это завязаны все варианты PL-only использовния.

evgeniy1294 (20.03.2021 23:37, просмотров: 464) ответил Evgeny_CD на А там что, нельзя стартовый лоадер закодить в BRAM? Или сделать блочек, который из SPI FLAH содержимое перенесёт в ОЗУ, и потом отпустить Reset CPU?

Логика железки простая: процессор первичен. То есть процессор всегда стартует первым и прошивает плисину, тем не менее сам процессор может после этого просто уйти в сон, на это завязаны все варианты PL-only использовния.

Ответить

- Вообще есть один очень интересный момент. Проект для fpga обязательно должен включать в себя ядро ZYNQ7 Processing System со всем вытекающим. Если просто написать тупую мигалку на вроде этой: evgeniy1294(639 знак., 20.03.2021 23:46, картинка)
  - 1 - какой смысл использовать zynq и не использовать процессор ? Zoro(81 знак., 21.03.2021 02:06)
    - 1 - fpga'шникам для разработки PL-части проекта, если PS-ещё не готова. Ну или программист учится работе с FPGA, а из плат есть только цинк. Коммерческого смысла конечно же нет. evgeniy1294(427 знак., 21.03.2021 09:51)
      - 1 - ну это типо по баловаться. Zoro(359 знак., 21.03.2021 12:31)
  - Как нетривиально то. - Evgeny_CD(20.03.2021 23:52)
    - На самом деле собирается ~~одной~~ двумя кнопками в vivado. Create block design, затем Run Connection Automation - evgeniy1294(20.03.2021 23:58)

Программируемая логика и ЦОС