caxapa.ru :: Чтобы записать нужно только клок ацп на wr кинуть в правильной полярности, но хватит ли быстродействия чтобы выгребать данные с частотой 40 МГц?

Boвa (22.04.2021 11:36, просмотров: 483) ответил Evgeny_CD на Посмотри вариант slave PPI dsPIC. Вероятно, времянку на жесткой логике можно сделать.

Чтобы записать нужно только клок ацп на wr кинуть в правильной полярности, но хватит ли быстродействия чтобы выгребать данные с частотой 40 МГц?

Нужна проверка наличия новых данных + чтение + запись куда-то, а там всего порядка 100 Мипс.

Ответить

- В данный момент соединяю на схематике порт RE у dsPIC33CH512MP208 с шиной данных АЦП. Надеюсь, что DMA сработает с клоком реквеста 25 нс. Что хорошо в оном дсПИКе, у него PWM может тактироваться прямо от VCO PLL, и может работать на тактовой 500 МГц. Это позволит создать сетку частот с требуемым шагом и целочисленным делением вместо DDS. my504(186 знак., 22.04.2021 12:07)
  - Ну чё, ну чё? Получилось? Моя тоже хотел дсПИК предложить, Крок опередил. Вот теперь переживаю :) - Бapбoc(24.04.2021 14:27)
    - С такой скоростью схемы не делаются. Хоть бы и экспериментальные фрагменты. Тут девборда не катит. - my504(24.04.2021 15:32)
      - Эх, а я думал, есть такие ниндзя. Ждём-с. - Бapбoc(24.04.2021 15:42)
  - Лучше PPI с его FIFO. Но частоты надо тщательно курить в доке. - Evgeny_CD(22.04.2021 13:29)
    - Что такое PPI? - my504(22.04.2021 17:44)
      - Как там в dsPIC параллельный порт кличется? - Evgeny_CD(23.04.2021 12:51)
        
        Это который PMP - Evgeny_CD(23.04.2021 17:10)
        
        У 100-мипсовых dsPIC33C нет PMP, а 70-мипсовые dsPIC33E не потянут по скорости, я собираюсь два ядра использовать - открылась потребность в 9-ти полосах приема (DFT). my504(96 знак., 24.04.2021 15:55)
        
        100 МГц забажены очень сурово. Пара 70 МГЦ? - Evgeny_CD(24.04.2021 16:29)
        
        Я с эрратой знаком. Что конкретно там сурово? - my504(24.04.2021 16:31)
        
        UART, I2C, много чего - зависит от модели. Хорошо, что этот вопрос изучен, я не настаиваю на фатальности багов. - Evgeny_CD(24.04.2021 16:40)
        
        UART забажен для моих задач непринципиально. I2C в данном изделии не будет. Проблемы с fastPWM я проверил. Ничего существенного. В общем, я начал с эрраты и всю подробно прошел. - my504(24.04.2021 16:44)
        
        Однако хотелки растут стремными темпами. FPGA выглядит куда менее рисково. - Evgeny_CD(24.04.2021 16:26)
        
        На самом деле, хотелки лишь увеличили в 9 раз время фильтрации и затребовали в 9 раз увеличить размер таблиц коэффициентов. Так как я собираюсь всю первичную обработку отнести в slave ядру, то не вижу никаких особых проблем. Риск лишь в исходной постановке задачи в загрузке массива от АЦП. - my504(24.04.2021 16:35)
        
        Может меня глючит, но я вроде бы встречал описание 16 битного варианта. - Evgeny_CD(24.04.2021 16:25)
        
        Режим 16 бит имеется, но это двойная транзакция. Снаружи торчит ОДНОбайтная шина данных. - my504(24.04.2021 16:37)
        
        В каком-то чипе в мануале вроде 16 бит были нарисованы. - Evgeny_CD(24.04.2021 17:17)
        
        Параллельный Хозяин Порта. - Бapбoc(24.04.2021 14:39)
- FIFO, далее либо процом читать пачку, либо DMA. - Evgeny_CD(22.04.2021 11:38)

Микроконтроллеры