Nikolay801_ (10.09.2021 09:39, просмотров: 6951)Будь ты проклят, Перри-Утконос!
-
- Список примитивов можно найти в документации на семейство FPGA. Ещё у xilinx встречал описание тех или иных примитивов в очень разных документах, в основном тематически направленных (например IO или PLL). - evgeniy1294(16.09.2021 09:51)
- кроме PLL, да в половине случаев описания памяти - вам нафик не
упали эти примитивы. ну может ещё DDR I/O нужно и всё - Mahagam(10.09.2021 19:42)
- Скорее всего делают схемный проект, либо только от схемы переходят
в яоа. Meteor(93 знак., 15.09.2021 20:14)
- про схематику я сразу не подумал - вообще забыл, что так делать
можно. но это самый тупиковый путь Mahagam(54 знак., 15.09.2021 23:11)
- Самый первый коммерческий прожект был имана на схематике для самой млачшей АСЕХ. Когда ВНЕЗАПНО выяснилось, что SED1335 тормозное говно, а информаццыю выводить на экран, таки, надо. До сих пор жужыт. Правда, потом, по мере освоения, пришлось в него упихивать модули на Верилог, но то такэ. - mse homjak(20.09.2021 23:13)
- C++ за 3 дня? - misyachniy(16.09.2021 08:17)
- речь же про грамотного схемотехника, который все эти 155ЛА3 да ТМ2
ставил на платы пачками, и знает чего хочет. верилог просто
лаконичное выражение схемы текстом. - Mahagam(16.09.2021 12:29)
- Лет 30 назад с дискретной логикой много работал, лет 5 позже уже на AHDL перешел, сама идея, что логическую схему текстом описать можно, сначала поразила, а потом понравилось, удивило, как легко двухмерный массив триггеров описать можно. И теперь ни фига не смогу на жесткой логике что то нарисовать. - Visitor(16.09.2021 19:31)
- Те кто ставил пачками уже на пенсии, а те кто не на пенсии освоить сквозное проектирование не могут/хотят. :-( - misyachniy(16.09.2021 13:20)
- Ну, за неделю - это слишком грубо. Верилог - он как С, осваивается примерно за тот же срок, синтаксис за неделю вполне себе легко запоминается, осознание приходит немного позже. А System Verilog уже можно сравнить c C++, сложнее, но удобнее. Одни интерфейсы чего стоят, можно просто указать модулю, что он AXI Slave или Master, а дальше всё автоматом, не нужна портянка на 30 сигналов. - evgeniy1294(16.09.2021 09:46)
- речь же про грамотного схемотехника, который все эти 155ЛА3 да ТМ2
ставил на платы пачками, и знает чего хочет. верилог просто
лаконичное выражение схемы текстом. - Mahagam(16.09.2021 12:29)
- про схематику я сразу не подумал - вообще забыл, что так делать
можно. но это самый тупиковый путь Mahagam(54 знак., 15.09.2021 23:11)
- Есть еще FIFO, Dual port RAM, IODELAY - misyachniy(13.09.2021 08:40)
- Скорее всего делают схемный проект, либо только от схемы переходят
в яоа. Meteor(93 знак., 15.09.2021 20:14)
- В смысле примитивы "кирпичиков" конкретной плисы ? Ну так смотреть
справочники на конкретное семейство плис. - Zoro(10.09.2021 09:43)
- спасибо, пнули в нужную сторону - Nikolay801_(10.09.2021 10:43)