caxapa.ru :: есть рабочий проект на вериологе под xc3s50. как правильно портировать проект на иной камень

m16 (26.12.2021 21:00, просмотров: 5900)

есть рабочий проект на вериологе под xc3s50. как правильно портировать проект на иной камень - xc3s200а?

в ISE Design в свойствах проекта поменял камень, поправил файлик назначения пинов *.ucf. но вылазят ошибки связанные с определением(описанием) RAM и ROM. поиском в директории проекта нашел что в папке ipcore_dir находятся два десятка файлов содержащие в теле наименование старого камня xc3s50 и название семейства - в этот то и есть проблема. как побороть?

не пинайте, я только учусь. есть желание перенести проект с xc3s50 на xc3s200а со своими доработками, заодно верилог освоить.

Ответить

- 1) по феншую - ipcore можно перегенерить или заново создать ручками один в один. корки практически не изменяются с годами (ну почти...) Zoro(207 знак., 26.12.2021 21:39)
  - после танцев с бубнами создал новый проект на xc3s200а, добавил верилоговские исходники, сгенерил ip-корки ram/rom, отредактировал привязку пинов. синтез, имплементация без ошибок. осталось lpt-jtag сваять и залить прошивку. - m16(29.12.2021 21:35)
    - усб житаг на али 20 баксов. если и дальше плисоводить - лучше заказать - Mahagam(29.12.2021 22:28)
      - я правильно понимаю что с китайским клоном Platform Cable USB II проблем не будет? - m16(29.12.2021 23:42)
        
        50 на 50. было несколько клонов внешне одинаковых. половина шила конкретную плису (тип плисы) а другие нет. С другими (типами) плисами проблем вроде не было. я пользуюсь токмо фирменным (красным) или через (готовые дигелент) на ftdi. Zoro(205 знак., 04.01.2022 01:40)
        
        на моей китайщине написано Platform Cable USB Model DLC9LP. и оно прекрасно работает под iSE 14.7 с шестым спартаном. походу chipgate и до адаптера добрался - оно уже 29$ минимум. - Mahagam(29.12.2021 23:59)
        
        пришёл сегодня DLC10. попробовал залить три сторонних проекта, всё ОК. начну пилить свой. спасибо. - m16(09.03.2022 22:44)
        
        спасибо, у меня тоже ise 14.7, закажу пожалуй m16(1 знак., 30.12.2021 00:06, ссылка)
  - 2) есть исправная борда на спартане-3 у которой функционал входных и выходных интерфейсов аналогичен исходнику, нет смысла переходить ни на 6-е, тем паче на 7-е, да и задача тривиальная для первых шагов в верилоге. - m16(26.12.2021 21:50)
- странно. в принципе, если проект написан без сильной привязки к примитивам - то должно собираться хоть на виртексе последнем. Mahagam(130 знак., 26.12.2021 21:24)
  - и я склоняюсь к тому что ram и rom были сгенерированны ip корками и что либо изменить ни хера не получается. ОК, может скинешь примерчик как ram и rom без корок объявить. для rom имеется файлик *.coe - m16(26.12.2021 21:42)
    - 1)не советую. если были корки - то корки лучше оставить. возможно использовалась специфика корки. Zoro(246 знак., 26.12.2021 21:49)
      - спасибо - m16(26.12.2021 21:52)
    - все примеры внутри iSE: Edit -> Language Templates. .coe преобразовать в mem и использовать напрямую как в примерах указано. - Mahagam(26.12.2021 21:48)
      - спасибо, попробую. - m16(26.12.2021 21:51)

Программируемая логика и ЦОС