вопрос по Верилогу II есть восьмиразрядная шина данных, для обработки в модуле мне нужны старшие четыре разряда. объявляю:
input wire [7:4] i_d,
и ни фига моя конструкция в модуле
if (i_d[7]& ~i_d[6]& i_d[5]& i_d[4]& i_data [0]|
i_d[7]& i_d[6]& ~i_d[5]& ~i_d[4]& i_data [0]|
i_d[7]& i_d[6]& ~i_d[5]& i_d[4]& i_data [0])
begin
o_graph <= {1'b1};
end else begin
o_graph <= {1'b0};
end
правильно не работает.
объявляю полную шину
input wire [7:0] i_d,
и всё пашет как задумано.
я правильно понимаю что нужно объявлять полную шину даже если используешь один разряд?