caxapa.ru :: Правильно ли я понял? В цепочке из 2 регистров (16бит) после подачи сигнала параллельной загрузки и после сдвига 16 бит ты в середине этого слова получаешь 9й бит совсем не тот, который был на 9м входе при загрузке?

reZident (25.07.2023 16:21, просмотров: 61) ответил Гyдвин на Я руководствовался вот этим. Тут вроде все однозначно. По диаграмме при подаче 0 на вход PL Q7 должен принять состояние D7 асинхронно. Вход CE подключен к GND. На CP подаю положительные фронты для сдвига. Все сдвигается (16 бит), а вот первый бит "в никуде"...

Правильно ли я понял? В цепочке из 2 регистров (16бит) после подачи сигнала параллельной загрузки и после сдвига 16 бит ты в середине этого слова получаешь 9й бит совсем не тот, который был на 9м входе при загрузке?

Ответить

- С девятым все нормально. Не вижу вход D7 (Q7) второго регистра в цепочке. Он должен по даташиту, который я привел, появиться на Q7 при PL=0. А его нет. Потом PL=1, дергаю CP в цикле. При первом положительном фронте на Q7 вижу состояние D6(Q6) и т.д... - Гyдвин(25.07.2023 16:38)
  - "Его нет" - а что есть? - reZident(25.07.2023 16:43)
    - Логическая 1 при любом состоянии входа D7 второго регистра в цепочке. - Гyдвин(25.07.2023 16:47)
      - А сигналы CP и CE при манипуляциях с PL держишь в состоянии "1"? Если на Q7 лог.1, то на nQ7 соответственно лог.0 или нет? Если на обоих выходах (прямом и инверсном) лог.1. то это похоже на "запрещенное" состояние последнего RS-триггера. - reZident(25.07.2023 17:05)
        
        На nQ7 при этом 0. Собственно, его и пользую реально - сразу инверсия оптронной развязки. Ну и всяческие ~~танцы с бубнами~~ CP, СE тоже потыркал (благо обмен реализован ногодрыгом оставшимися свободными лапами контроллера), прежде чем тут запостить. - Гyдвин(25.07.2023 20:04)

Схемы, платы, компоненты