caxapa.ru :: Физику не обманешь, данные нужно загрузить/обработать/сохранить, пусть даже косвенной адресацией. Сэкономить можно автоинкрементом регистров(указателей). Обычно при включении оптимизации по скорости, так и происходит.

BlackMorda, мудак (06.09.2023 13:52, просмотров: 90) ответил my504 на В dsPIC-ах и PIC24 имеются инструкции вида add W0, [W1], [W2] . Это позволяет работать с массивами через указатели. Вероятно в ARM-ах тоже имеется косвенная адресация. Вопрос состоит в том, как написать на Си для ARM строку кода в некоем цикле так, чтобы он был откомпилирован в инструкцию использующую косвенную адресацию, а не загрузку данных в РОН, арифметику, выгрузку данных из РОНа. Пусть это будет ранее упомянутая сумма, где W1 - указатель на массив A,

Физику не обманешь, данные нужно загрузить/обработать/сохранить, пусть даже косвенной адресацией. Сэкономить можно автоинкрементом регистров(указателей). Обычно при включении оптимизации по скорости, так и происходит.

Ответить

- Физика тут не причем. Понятно, что если на косвенной адресации сидят только LD и STR, то ничего путного не получить ни с оптимизацией, ни без нее. А если арифметика с косвенной, то в инструкции СРАЗУ происходит и загрузка и выгрузка. Ясен пень, что не за один машинный цикл, но в конвейере - за один цикл. - my504(06.09.2023 14:22)
  - Никогда не видел, чтобы по одной шине одновременно происходила загрузка и выгрузка данных. Разве что в архитектуре ДВЕ шины для данных и ДВУХ портовая память. - BlackMorda(06.09.2023 14:35)
    - Я специально выше намекнул, что никакой двухпортовой памяти и разных шин не требуется. Загрузка и выгрузка происходят В РАЗНЫХ машинных циклах. Но поскольку это все работает в конвейере, то имеет место быть просто задержка на длину конвейера, а исполнение инструкций - за один цикл. - my504(06.09.2023 15:01)
    - Если есть кеш то это вовсе не проблема. - =AlexD=(06.09.2023 14:44)

ARM, RISC-V контроллеры