caxapa.ru :: сделано для нужд фирмы. ибо девайсов всяких много разных, а плодить разномастные кабели неохота. куда проще слепить один раз что-то универсальное.

Mahagam (08.01.2009 20:37, просмотров: 278) ответил kentawrik на Так внутренняя разработка - это продается или в свободном виде схема есть и прошивка? И как с совместимостью?

сделано для нужд фирмы. ибо девайсов всяких много разных, а плодить разномастные кабели неохота. куда проще слепить один раз что-то универсальное. естественно, что за пределы офиса это не выходило. совместимость с чем? кулраннеры шили, латтис шили, в армам цеплялись и работали. альтеровские CPLD тоже вроде шили. не помню точно. для себя проще на одном буфере слепить для начала что-то под один тип кабеля. а уж потом можно и универсала. тем более что с CPLD - обязательно плату делать. а буфер один и на монтажке хорошо распаивается.

Ответить

- Да я в принципе определился уже - пока смотрю альтеру потом ксилинкс... а когда поработаю с фирменными - буду с универсальным кабелем решать... - kentawrik(09.01.2009 11:02)
  - Если до Xilinx дойдёшь, попробуй почитать В.Ю. Зотов "проектирование цифровых устройств на основе ПЛИС фирмы Xilinx в сапр WebPack ISE". На ввв.mirknig.сом скачать бесплатно (требует регистрации). Там и его следующая книжка про MicroBlaze лежит, но это st232bd(123 знак., 26.01.2009 13:45)
    - третий дан получишь когда будешь писать не привязанный к вендору код. Mahagam_home(56 знак., 28.01.2009 00:11, )
      - Я не самолюбив, ограничимся шестым кю. А не привязанный к вендору - это поведенческий VHDL? - st232bd(31.01.2009 17:02)
        
        угу. хотя я во все времена суток предпочитаю верилог. - Mahagam_home (01.02.2009 00:35, )MBedder
        
        На счёт времени суток - тоже не понял. Типа каждый день, на восходе сонца, приняв соответствующую позу начинаю произносить ОООМММММ, плавно переходящее в if CLK = '1' and CLK'event then....? - st232bd(02.02.2009 14:45)
        
        эээ! тож вхдл! а я на верилоге ваяю - always @(posedge clk)... Mahagam(311 знак., 02.02.2009 15:21)
        
        Я в последнем прожекте IP корегенератором кирпичей набабахал, между ними своих компонентов из поведенческого вхдля, и всё на верхнем уровне в схематик. Типа как блок схема, наглядно. И пару компонентов в схематике, тоже кирпичи для наглядности st232bd(146 знак., 02.02.2009 15:46)
        
        мне тоже по началу казалось, что схематик на верхней уровне - это наглядно. но есть одно но! как это дело моделировать? ась? :) Mahagam(822 знак., 02.02.2009 16:52)
        
        Ты софт покупал? Если да - порядок стоимости, если не секрет? - st232bd(02.02.2009 17:36)
        
        "покупал" на электрониксе :) Mahagam(146 знак., 02.02.2009 18:11)
        
        Схожу на электроникс, поисчу. Просто я помню мы чё-то от ментера в 90-х покупали, тогда было супер-дорого и не для IBM PC. - st232bd(03.02.2009 09:06)
        
        А слабо вендор-независимую схему электрическую принципиальную нарисовать? :)))))))) - st232bd(02.02.2009 11:24)
        
        кормим верилог синплифаю, али прецЫжну. вуаля :) - Mahagam(02.02.2009 14:26)
        
        Переведи. - st232bd(02.02.2009 14:42)
        
        синплифай и прецижн они ж от мультивендорные синтезаторы. так? пишем кроссплатформенно - а на выходе смотрим схему отрендеренную под любую платформу. - Mahagam(02.02.2009 15:22)
        
        Дык счас норовят кирпичей здоровых типа памяти блочной, умножителей аппаратных в ФПЖА наложить, у кого-то тригеры ДДР. С этим как? - st232bd(02.02.2009 15:33)
        
        почти без проблем: память описываем как reg [7:0] memory [1023:0]; и всё. любой синтезатор этот килобайт упихает в блок. умножители также автоматом упихиваются. триггеры ДДР - лично не сталкивался, но если их грамотно расписать - должно тоже получится. Mahagam(443 знак., 02.02.2009 15:45)
        
        Моя Verilog не понимай, но идея понятна. Надо попробовать. - st232bd(02.02.2009 15:51)
        
        я верилог за три дня освоил. с тех пор на VHDL даже смотреть противно. - Mahagam(02.02.2009 16:52)

Программируемая логика и ЦОС