ВходНаше всё Теги codebook 无线电组件 Поиск Опросы Закон Суббота
21 декабря
О смысле всего сущего0xFF Средства и методы разработки Мобильная и беспроводная связь Блошиный рынокОбъявления
МикроконтроллерыPLD, FPGA, DSP AVRPICARM, RISC-VТехнологии Кибернетика, автоматика, протоколы Схемы, платы, компоненты
1443656 Топик полностью
Kpoк (18.06.2024 10:00, просмотров: 94) ответил Mty1 на Поругайте / похвалите код на Verilog. Функция задержки 50мкс. После снятия сигнала wStart держит на проводе wPause50 сигнал еще 50 мкс. Первый опыт с Verilog. "че то я очкую, Славик". Смущает то, что в виде схемы выглядит чудовищно.
Схемы, нарисованные не в ПКАД 4.5 (вариант ОРКАД), уродливы по определению :-) 
Ответить