Вход
Наше всё
Теги
codebook
无线电组件
Поиск
Опросы
Закон
Суббота
21 декабря
О смысле всего сущего
0xFF
Средства и методы разработки
Мобильная и беспроводная связь
Блошиный рынок
Объявления
Микроконтроллеры
PLD, FPGA, DSP
AVR
PIC
ARM, RISC-V
Технологии
Кибернетика, автоматика, протоколы
Схемы, платы, компоненты
Программируемая логика и ЦОС
1443731
Топик полностью
Zoro
(18.06.2024 16:03, просмотров: 188)
ответил
Mty1
на
Поругайте / похвалите код на Verilog. Функция задержки 50мкс. После снятия сигнала wStart держит на проводе wPause50 сигнал еще 50 мкс. Первый опыт с Verilog. "че то я очкую, Славик". Смущает то, что в виде схемы выглядит чудовищно.
В xilinx вот так вот. и да выход без триггера не кашерно (в общем случае)
Ответить