ВходНаше всё Теги codebook 无线电组件 Поиск Опросы Закон Воскресенье
22 декабря
О смысле всего сущего0xFF Средства и методы разработки Мобильная и беспроводная связь Блошиный рынокОбъявления
МикроконтроллерыPLD, FPGA, DSP AVRPICARM, RISC-VТехнологии Кибернетика, автоматика, протоколы Схемы, платы, компоненты
1443790 Топик полностью
BlackMorda, мудак (18.06.2024 22:03, просмотров: 231) ответил Mty1 на Поругайте / похвалите код на Verilog. Функция задержки 50мкс. После снятия сигнала wStart держит на проводе wPause50 сигнал еще 50 мкс. Первый опыт с Verilog. "че то я очкую, Славик". Смущает то, что в виде схемы выглядит чудовищно.
Вычитать по моему сложнее 

Возможно схема выглядит плохо так как есть предустановка счетчика в число отличное от 0.

Может так лучше будет?


module Pause50

(

input wire wStart,

input wire clock_1MHz,

output reg wPause50

);

reg [5:0] rPauseCounter50 =0;

always @( posedge clock_1MHz )

if( wStart ) rPauseCounter50 <= 0;

else if( rPauseCounter50 < 6'd48)

begin

PauseCounter50 <= rPauseCounter50 + 1'b1;

wPause50 <=1'b1;

end

else

wPause50 <=1'b0;

endmodule

Ответить