Mahagam_home (01.02.2009 00:35, просмотров: 1) MBedder ответил st232bd на Я не самолюбив, ограничимся шестым кю. А не привязанный к вендору - это поведенческий VHDL?-
- На счёт времени суток - тоже не понял. Типа каждый день, на восходе сонца, приняв соответствующую позу начинаю произносить ОООМММММ, плавно переходящее в if CLK = '1' and CLK'event then....? - st232bd(02.02.2009 14:45)
- эээ! тож вхдл! а я на верилоге ваяю - always @(posedge clk)... Mahagam(311 знак., 02.02.2009 15:21)
- Я в последнем прожекте IP корегенератором кирпичей набабахал, между ними своих компонентов из поведенческого вхдля, и всё на верхнем уровне в схематик. Типа как блок схема, наглядно. И пару компонентов в схематике, тоже кирпичи для наглядности st232bd(146 знак., 02.02.2009 15:46)
- мне тоже по началу казалось, что схематик на верхней уровне - это наглядно. но есть одно но! как это дело моделировать? ась? :) Mahagam(822 знак., 02.02.2009 16:52)
- Ты софт покупал? Если да - порядок стоимости, если не секрет? - st232bd(02.02.2009 17:36)
- "покупал" на электрониксе :) Mahagam(146 знак., 02.02.2009 18:11)
- Ты софт покупал? Если да - порядок стоимости, если не секрет? - st232bd(02.02.2009 17:36)
- мне тоже по началу казалось, что схематик на верхней уровне - это наглядно. но есть одно но! как это дело моделировать? ась? :) Mahagam(822 знак., 02.02.2009 16:52)
- Я в последнем прожекте IP корегенератором кирпичей набабахал, между ними своих компонентов из поведенческого вхдля, и всё на верхнем уровне в схематик. Типа как блок схема, наглядно. И пару компонентов в схематике, тоже кирпичи для наглядности st232bd(146 знак., 02.02.2009 15:46)
- эээ! тож вхдл! а я на верилоге ваяю - always @(posedge clk)... Mahagam(311 знак., 02.02.2009 15:21)
- А слабо вендор-независимую схему электрическую принципиальную нарисовать? :)))))))) - st232bd(02.02.2009 11:24)
- кормим верилог синплифаю, али прецЫжну. вуаля :) - Mahagam(02.02.2009 14:26)
- Переведи. - st232bd(02.02.2009 14:42)
- синплифай и прецижн они ж от мультивендорные синтезаторы. так? пишем кроссплатформенно - а на выходе смотрим схему отрендеренную под любую платформу. - Mahagam(02.02.2009 15:22)
- Дык счас норовят кирпичей здоровых типа памяти блочной, умножителей аппаратных в ФПЖА наложить, у кого-то тригеры ДДР. С этим как? - st232bd(02.02.2009 15:33)
- почти без проблем: память описываем как reg [7:0] memory [1023:0]; и всё. любой синтезатор этот килобайт упихает в блок. умножители также автоматом упихиваются. триггеры ДДР - лично не сталкивался, но если их грамотно расписать - должно тоже получится. Mahagam(443 знак., 02.02.2009 15:45)
- Моя Verilog не понимай, но идея понятна. Надо попробовать. - st232bd(02.02.2009 15:51)
- я верилог за три дня освоил. с тех пор на VHDL даже смотреть противно. - Mahagam(02.02.2009 16:52)
- Моя Verilog не понимай, но идея понятна. Надо попробовать. - st232bd(02.02.2009 15:51)
- почти без проблем: память описываем как reg [7:0] memory [1023:0]; и всё. любой синтезатор этот килобайт упихает в блок. умножители также автоматом упихиваются. триггеры ДДР - лично не сталкивался, но если их грамотно расписать - должно тоже получится. Mahagam(443 знак., 02.02.2009 15:45)
- Дык счас норовят кирпичей здоровых типа памяти блочной, умножителей аппаратных в ФПЖА наложить, у кого-то тригеры ДДР. С этим как? - st232bd(02.02.2009 15:33)
- синплифай и прецижн они ж от мультивендорные синтезаторы. так? пишем кроссплатформенно - а на выходе смотрим схему отрендеренную под любую платформу. - Mahagam(02.02.2009 15:22)
- Переведи. - st232bd(02.02.2009 14:42)
- кормим верилог синплифаю, али прецЫжну. вуаля :) - Mahagam(02.02.2009 14:26)
- На счёт времени суток - тоже не понял. Типа каждый день, на восходе сонца, приняв соответствующую позу начинаю произносить ОООМММММ, плавно переходящее в if CLK = '1' and CLK'event then....? - st232bd(02.02.2009 14:45)