caxapa.ru :: Стиль кода Verilog - поделитесь опытом. Какие есть принципы, облегчающие чтение кода, и исключающие ошибки. Для затравки - я пишу регистровые переменные rCounter а wires - wStrobeStop. begin и end для однострочных операторов опускаю. Но не уверен что это хорошая идея. Раздумываю. Инверсные сигналы обозначаю

Mty1 (08.02.2025 00:31, просмотров: 513)

Стиль кода Verilog - поделитесь опытом. Какие есть принципы, облегчающие чтение кода, и исключающие ошибки. Для затравки - я пишу регистровые переменные rCounter а wires - wStrobeStop. begin и end для однострочных операторов опускаю. Но не уверен что это хорошая идея. Раздумываю. Инверсные сигналы обозначаю _OverTEMP

always @(posedge clk)
   b<=a;

Ответить

- Посмотрите в примерах Цифровой Школы Синтеза petrd(1 знак., 14.02.2025 07:58, ссылка)
  - Благодарю, посмотрю, интересно. - Mty1(15.02.2025 01:32)
- Инверсные "обычно" пишут с маленькой n - negative. Например: nOverTEMP. BlackMorda(174 знак., 12.02.2025 19:21)
  - Спасибо, интересные замечания. - Mty1(13.02.2025 01:47)
- иди на сайт "марсоход" - там и примеры и учебники и советы POV(1 знак., 08.02.2025 00:38, ссылка)

Программируемая логика и ЦОС