petrd (14.02.2025 07:58, просмотров: 88) ответил Mty1 на Стиль кода Verilog - поделитесь опытом. Какие есть принципы,
облегчающие чтение кода, и исключающие ошибки. Для затравки - я
пишу регистровые переменные rCounter а wires - wStrobeStop. begin и
end для однострочных операторов опускаю. Но не уверен что это
хорошая идея. Раздумываю. Инверсные сигналы обозначаю _OverTEMP-
- Благодарю, посмотрю, интересно. - Mty1(15.02.2025 01:32)