caxapa.ru :: BASEPRI, насколько я помню, маскирует прерывания с приоритетом ниже указанного. На уже активное прерывание он не влияет. ARM пишет про него такое:

LightElf (14.10.2025 22:58, просмотров: 199) ответил Nikolay_Po на Тут:

BASEPRI, насколько я помню, маскирует прерывания с приоритетом ниже указанного. На уже активное прерывание он не влияет. ARM пишет про него такое:

In some instances, you might want to disable exceptions with a priority lower than a specified level. In this case, you can use the BASEPRI register. To do this, write the required masking priority level to the BASEPRI register.

Народ пишет, что изменение приоритета исполняемого в данный момент прерывания (в регистрах SHPR/IPR), вроде как, работает. Но вот сам ARM такую идею с негодованием отвергает:

Modifying the priority of an exception while it is in active state can cause undesirable side effects. Software should not modify the priority of an exception whilst it is in active state.

Не надо делать мне как лучше, оставьте мне как хорошо

Ответить

- Хмм... Сейчас вернулся к развитию проекта на Cortex-M3. Смотрю - у меня вовсю меняется BASEPRI и часто, даже большую часть случаев - из кода прерывания, во время нахождения в прерывании. Таким образом, решаю задачу временного поднятия приоритета для обеспечения атомарности обращения к общим ресурсам. Но всегда меняется только в сторону повышения приоритета, в сторону маскирования более приоритетных прерываний. И работает. - Nikolay_Po(02.01.2026 19:56)
- Спасибо! Особенно за вторую цитату. Получается, оно может работать, но при разработке ядра и контроллера прерываний, эту ситуацию не прорабатывали и никто ничего не гарантирует. - Nikolay_Po(15.10.2025 16:06)
  - Предположу, что на разных ядрах (M0, M3, M7, M33, etc) оно может себя вести по-разному. Например во всяких там навороченных M7 NVIC может быть реализован совсем не так, как на простеньких M0. - LightElf(15.10.2025 18:48)

ARM, RISC-V контроллеры