ВходНаше всё Теги codebook 无线电组件 Поиск Опросы Закон Четверг
2 мая
187778
IgorChem (02.04.2010 02:15 - 23:09, просмотров: 13559)
Не компилится Verilog проект в квартусе. Вылетает с ошибкой Out of Memory (типа 2ГБ оперативки закончилось). Помогите,пожалуйста, разобраться. Проект в конце сообщения. Коротко что он должен делать: 1. My_Main_Part должна слушать 8 портовый вход InData с клоком InReady, делать некоторое вычислительное шаманство, и, если все ок, кидать результат в reg [63:0] Temp, TempAdd; включая NextClock1, или NextClock2 в зависимости от того нужно ли 64 бита передать или 128 бит. Отдельно этот проект компилится и я более менее за него уверен. 2. My_FIFO_Part должен буфферизовать данные, сыпящиеся из предыдущего модуля (либо 64 бита, либо 128 бит) в циклический буфер и отдавать их потом по 32 бита. Если взять отдельно только этот модуль и упростить его со входом только на 32 бит, то тоже все работает. 3. My_Out_Part запрашивает данные из предыдущего модуля по необходимости, транслирует их в битовый поток и отдает на выход побитно на каждый фронт сигнала. Тоже отдельно работает. Как только все сидит вместе в таком виде, как написано, синтез накрывается. Синтез происходит на Квартусе на компьютере с 2 ГБ оперативки и 32 битной ХР проф-32 бита на однопроцессорном АМДшнике. Накрытие происходит через 3-4 минуты после старта под предлогом окончания оперативной памяти. Пытался в My_FIFO_Part менять размеры и ширину битности RingData - не помогает... Помогите, пожалуйста, разобраться! Спасибо Игорь PS: удалил текст программы, чтобы не путать Вас своими ошибками, новый (все еще багнутый вариант) лежит по ссылке: http://caxapa.ru/187883.html