caxapa.ru :: Выходы нескольких модулей по ИЛИ объеденить? На систем-верилоге. Черезassign out = (out

Артем (13.12.2010 15:51, просмотров: 9393)

Выходы нескольких модулей по ИЛИ объеденить? На систем-верилоге. Черезassign out = (out_out)?1'b1:out; не пашет.

- ??? поясните словами, плз... Вот так, просто, через 155ЛЛ*? out=out1|out2...|outN? Или, таки, как-то с-из-под-вывертом? - mse(13.12.2010 16:26)
  - Есть модуль. Модуль подключен через интерфейс. (initerface ы SV). Этих интерефейсов куча в проге. Нужно добавить еще грубо говоря READY. Чтобы можно было через interface модуль смог сказать данные еще не готовы. Модулей много. Interface один. Артем(241 знак., 13.12.2010 17:06, )
    - Ну, это тебе только кажется, что коряво. Michael_75(280 знак., 13.12.2010 23:22)
      - Угу. Легко создать новый модуль и забыть подключить его..... - Артем(13.12.2010 23:27, )
        
        Квартус варнинг напишет. И если новый модуль подключаешь, то другие сигналы подключить не забываешь ведь. - Michael_75(13.12.2010 23:56)
        
        У меня сейчас подключаются два сигнала. Один из них - INTERFACE (sv) а другой - собственно чем модуль управляет. Таймер там или разрешение прерываний. Еще передается один параметр - адресс того чем модуль управляет. Итого три строчки. И я хочу Артем(233 знак., 14.12.2010 00:23, )
    - wire ready;artem_regro_m #(.ADDR(`MEMIO_TEST_REG1)) regro0(.data(data_1),.regs(regs),ready(ready));artem_regro_m #(.ADDR(`MEMIO_TEST_REG2)) regro1(.data(data_2),.regs(regs),ready(ready));artem_regro_m #(.ADDR(`MEMIO_TEST_REG3)) Артем(201 знак., 13.12.2010 17:13, )
      - по-хорошему - тут массив модулей просится. но как их параметризовать тогда индивидуально - я не в курсе. Mahagam(187 знак., 13.12.2010 20:02)
        
        1. Что такое weak0?2. Массив не получится. Они по всему проекту раскиданы. - Артем(13.12.2010 20:21, )
        
        weak0 - провод типа притянутый к земле. но слабо. :))) любая единичка его перехерить должна. зато z состояние отсутствует. Mahagam(90 знак., 13.12.2010 20:23)
        
        У меня квартус. Он ругается (ворнинги), если z состояние используется внутри ПЛИС. Пойду искать. Может ничего страшного и нет. - Артем(13.12.2010 20:26, )
        
        ещё бы. внутрях со времён второго спартана нет логики с поддержкой z состояния. - Mahagam(13.12.2010 20:27)
        
        А что вместо нее придумали? Как квартус удовлетворить? - Артем(13.12.2010 20:30, )
        
        вы его не удовлетворите пока не напишете проект нормально синтезируемым вообще. это не от квартуса зависит. вы хотите выходы всех модулей объединить вместе. вы вообще понимаете как оно будет работать? - Mahagam(13.12.2010 20:42)
        
        ОНо синтезируется и работает. Модули висят на шине ( шина в виде адрес, данные в модули, данные из модулей, сигнал записи в модули). Понадобилось добавить сигнал о неготовности данных. Ну или наоборот готовности данных. Типа мастер читать данные Артем(38 знак., 13.12.2010 20:49, )

Программируемая логика и ЦОС