caxapa.ru :: а если 8 битные DDR использовать?

si (24.01.2004 16:08, просмотров: 1) ответил ReAl на Кто-то натравливал Cyclone на DDR память?

а если 8 битные DDR использовать?

- Ставить вокруг 4 8-битных микросхемы? И огрести усложнение разводки? ReAl(199 знак., 24.01.2004 16:24)
  - Я понимаю что это извращение. Но например у Микрона 1Gbit DDr существуют только в вариантах х4 и х8 я думаю у других производителей похожая ситуация. наверно и у Альтеры поэтому так сделано. - si(24.01.2004 16:36)
    - Видел... И, пожалуй, 4 штуки 128Mx8 перове время меня бы устроили, а там и бОльшие ИС появятся :-) :-( ReAl(291 знак., 24.01.2004 16:42)
      - Ага и JTAG тоже 2.5 вольта будет :) Ну можно 256Мх4 по две штуки, тогда 2 банка свободные будут. - si(24.01.2004 16:47)
        
        Ято-то я в квартусе особой разницы в ногах DQS и соседних не заметил. Вроде бы тот же набор опций по задержкам. - ReAl(24.01.2004 17:03)
        
        Не знаю. Но на DQS они гарантируют сдвиг фазы на 90 и автоматическое выравнивание по центру фронта. - si(24.01.2004 17:16)
        
        Вот я пока и не нашёл как это реализовано. По редактору ресурсов -- одельных PLL/DLL нет, программируемая задержка аналогичная остальным ногм... Ну да "будем посмотерть", деваться-то некуда... - ReAl(26.01.2004 14:28)
        
        Да jtag-у то что. В єтом я проблем как-то не вижу. ReAl(248 знак., 24.01.2004 16:57)
        
        Насчет JTAG это я про свои болячки, до сих пор BB II не заимел :). А какую же скорость надо? - si(24.01.2004 17:02)
        
        Суммарный поток по куче каналов где-то 320..640 мегабайт в секунду (от выбранного режима). - ReAl(24.01.2004 17:07)
        
        Мы думаем про RLDRAM - там вместо дурацких DQS есть отдельные QK - output data clock (edge aligned with data) и DK - input data clock - Po Hab Nik(27.01.2004 10:51)
        
        Мдаа... - si(24.01.2004 17:23)

Схемы, платы, компоненты