POV (24.05.2015 23:17 - 23:22, просмотров: 256) ответил Mahagam на а ты попробуй сам по своему описанию схему составить. у тебя анализ в case происходит после срабатывания события. это ничего, что ты в момент тактового фронта пытаешся анализировать состояние этого же сигнала?-
- потому что оно типично представляется типичным триггером в типичной плисине. а ты хочешь нереального. - Mahagam(24.05.2015 23:23)
- Хм.. и нафига тогда такой язык если он дозволяет нереалистичные конструкции? .. но это так.. глас раздражения. Буду думать как решить по-другому. - POV(24.05.2015 23:39)
- и 95% процентов кода на Verilog - это верификация. там есть такое расширение SV (что в нынешнем 2015 году и называется верилогом), в котором классы, динамическая память, фабрики объектов и т.п., что в железе вообще никак не воплотимо - ыыыыыыыы(25.05.2015 12:20,
) - если хочется чего-то такого этакого, то есть всякие высокоуровневые трансляторы: Catapult, HLS (Vivado), кучи их. с Матлаба и симулинка можно генерить, еще есть среды, где транслируется картинка-hdl. а Verilog - это как бы ассемблер, позволяет ыыыыыыыы(134 знак., 25.05.2015 12:16, )
- и 95% процентов кода на Verilog - это верификация. там есть такое расширение SV (что в нынешнем 2015 году и называется верилогом), в котором классы, динамическая память, фабрики объектов и т.п., что в железе вообще никак не воплотимо - ыыыыыыыы(25.05.2015 12:20,
- Хм.. и нафига тогда такой язык если он дозволяет нереалистичные конструкции? .. но это так.. глас раздражения. Буду думать как решить по-другому. - POV(24.05.2015 23:39)
- потому что оно типично представляется типичным триггером в типичной плисине. а ты хочешь нереального. - Mahagam(24.05.2015 23:23)