ВходНаше всё Теги codebook 无线电组件 Поиск Опросы Закон Среда
23 апреля
О смысле всего сущего0xFF Средства и методы разработки Мобильная и беспроводная связь Блошиный рынокОбъявления
МикроконтроллерыPLD, FPGA, DSP AVRPICARM, RISC-VТехнологии Кибернетика, автоматика, протоколы Схемы, платы, компоненты
602139 Топик полностью
=AlexD= (04.06.2015 13:54, просмотров: 254) ответил POV на Кто что может посоветовать в плане реализации алгоритма на верилоге?...
Чота типа этого, не?  module tst (input clock, input load, input pin, output st); reg st1; reg st2; reg st_0; assign st = st_0 ? st1 : st2; always @(posedge clock) begin st2 <= pin; end always @(load) begin st1 <= pin; end always @(posedge clock, posedge load) begin if (clock) st_0 <= 0; else st_0 <= 1; end endmodule
Это моё личное предвзятое мнение. Любое совпадение с реальностью является случайным и непреднамеренным.
Ответить