Вход Наше всё Теги codebook 无线电组件 Поиск Опросы Закон Вторник
22 сентября

О смысле всего сущего 0xFF Средства и методы разработки Мобильная и беспроводная связь Блошиный рынок Объявления

Микроконтроллеры PLD, FPGA, DSP AVR PIC ARM, RISC-V Технологии Кибернетика, автоматика, протоколы Схемы, платы, компоненты

Средства и методы разработки

736798 Топик полностью

Ксения (16.02.2017 06:59, просмотров: 1057) ответил =AlexD= на Господа и дамы :-) это всё прекрасно, и перспективно (возможно), и даже макетингово-звучно. Только ИМХО экстенсивный путь несущий пользу в ограниченном круге приложений.

А вы можете указать интенсивный путь? :)

Ответить

- Предположим на минутку что могу, и что? Мы обсуждаем не мою скромную персону, а конкретные процессоры. - =AlexD=(16.02.2017 07:29)
  - Так именно про путь я интересуюсь, а про вас лично я ничего не спрашивала и спрашивать не собиралась. - Ксения(16.02.2017 07:32 - 07:37)
    - К примеру перевод процессоров на HBM память, как вам такая идея? :-)) - =AlexD=(16.02.2017 08:11)
      - Про медленность памяти, не соответствующей множеству ядер, я сама уже писала здесь => Ксения(1124 знак., 16.02.2017 09:12 - 09:16, ссылка)
        
        Вам ддр5 надо, и векторизация после распараллеливания - удолбится(18.02.2017 05:44, )
        
        Емкость модулей у DDR5 возрастет, но возрастет ли значительно скорость? Лично я сомневаюсь. - Ксения(18.02.2017 06:03)
        
        Толстый намёк на из пушки по воробьям, если у вас кэша нет - используйте gpu(18.02.2017 06:24, )
        
        Если на кэш надеяться, то тем более проку от DDR5 в плане скорости будет немного. - Ксения(18.02.2017 06:30)
        
        Неужели, матрицы с которыми вы работаете не влезают целиком в кэш 60 МБ? - Хаос(18.02.2017 06:43, )
        
        Мои матрицы влезают, но у моего процессора 2 ядра, а не 10, и не 22. Ксения(739 знак., 18.02.2017 07:12 - 07:15)
        
        Кстати, обратил внимание, что у процесора Intel® Xeon Phi™ Processor 7290F кэш уровня L2, в то время как у чисто серверных процессоров типа Intel® Xeon® Processor E7-8894 v4 кэш, по-видимому, уровня L3. Что тоже намекает.. Хаос(47 знак., 18.02.2017 08:41, )
        
        1 такт на инструкцию, что соответствует числу микроопераций - число микроопераций нельзя приравнивать к темпу запуска, т.к. несколько МОПов одной команды могут направляться на разные исполнительные устройства одновременно - =AlexD=(16.02.2017 10:56)
        
        на своих тестах я этой латентности не вижу вы сможете её увидеть в том случае, если исполнение каждой последующей команды будет зависеть от предыдущей. =AlexD=(69 знак., 16.02.2017 10:52)
        
        Так я сразу призналась, что фишку с латентностью не понимаю, а потому камень в меня можно было бы не бросать. Ксения(698 знак., 16.02.2017 11:18 - 11:20)
        
        На вскидку у первых трёх инструкций ~~латентности складываются~~ хотя нет, вру, скорее всего предсказатель перехода размотает цикл и несколько итераций цикла будут вычисляться одновременно, это же OoOE процессор. Т.е. скорость исполнения будет =AlexD=(429 знак., 16.02.2017 12:30 - 12:41, ссылка)
        
        латентность (о который мы с вами уже говорили) приблизительно одинакова - латентность в данном случае не учитывает кеш промах - =AlexD=(16.02.2017 10:50)
        
        Фишка в том, что данные обрабатываются конвейером. Задержка между поступлением данных в конвейер и выходом результата равна латентности. Но готовые результаты появляются в каждом такте процессора! Хаос(16 знак., 16.02.2017 09:30, )
        
        А я поняла латентность, как задержку перед выполнением следующей команды, и вроде бы AlexD был того же мнения. Ксения(930 знак., 16.02.2017 09:45 - 09:48, ссылка)
        
        Вы не правильно поняли. Запускать команды в конвейер можно хоть каждый такт, но результат конкретной команды получается спустя (латентность) тактов после запуска. =AlexD=(312 знак., 16.02.2017 10:49 - 11:03)