Evgeny_CD, Архитектор (21.06.2020 01:08, просмотров: 339) ответил mse homjak на У ЦПУ с внешней шиной ести сигналы Ready для сегментов памяти, по
обращению к которым, цикл шины ЦПУ тормозится. ФПГА формирует
сигнал неготовности, если в этот момент идёт её цикл доступа к
СДРАМ. И наоборот. Ессно, что контроллер СДРАМ должен быть на ФПГА,
чтобы она контролировала доступ. Тогда процессор просто лезет в
некую память, про которую он ничо не знает.
Это понятно, но тормозить будет. Растактовка при работе со SDRAM и
SRAM сильно разная. SRAM не подразумевает понятие Burst (в головах
у разработчиков почти всех MCU на рынке), так что цикл доступа ко
второму и последующим словам ШД будет такой же печальный, как и для
первого.