Программируемая логика и ЦОС

module top( input clk, output out);
    reg led;
    reg [31:0] cnt;
    assign out = led;
 
    initial begin
        cnt <= 32'b0;
        led <= 1'b0;
    end

    always@(posedge clk) begin
        if (cnt > 10_000_000) 
        begin
            cnt <= 0;
            led <= ~led;
        end
    else
        cnt <= cnt+1'b1;
    end    


endmodule

Процессор при загрузке/выполнении ядра линуха наглухо виснет (если сбросить PL, ядро отдуплится). Видимо PL в этом случае не отпускает какую-то из шин. Минимальный вариант прошивки плисины в виде блок схемы выглядит примерно так: