Mahagam (22.04.2021 08:41, просмотров: 344) ответил Evgeny_CD на Lattice ICE40LP384-SG32. $1.5 DigiKey склад. Там 384 ячейки. FIFO
придется руками кодить, но ничего смертельного нет. Зато можно
подцепить к любому MCU с быстрым IO-
- Я ж говорю, ручками, из триггеров, сделать FIFO. - Evgeny_CD(22.04.2021 08:43)
- Там этих триггеров на порядок меньше, чем надо, КМК. - SciFi(22.04.2021 08:45)
- 8 слов по 10 бит - 80 триггеров. - Evgeny_CD(22.04.2021 08:58)
- 8? Моя думал 256. - SciFi(22.04.2021 08:59)
- Важно хоть немного сделать временную связь между ADC и MCU не такой
жесткой по времени. - Evgeny_CD(22.04.2021 09:02)
- На самом деле, достаточно двухкратного запаса по скорости МК против
АЦП, чтобы не было пропусков в асинхронном режиме работы АЦП и МК. - my504(22.04.2021 10:32)
- Посмотри вариант slave PPI dsPIC. Вероятно, времянку на жесткой
логике можно сделать. - Evgeny_CD(22.04.2021 10:53)
- Чтобы записать нужно только клок ацп на wr кинуть в правильной
полярности, но хватит ли быстродействия чтобы выгребать данные с
частотой 40 МГц? Boвa(94 знак., 22.04.2021 11:36)
- В данный момент соединяю на схематике порт RE у dsPIC33CH512MP208 с
шиной данных АЦП. Надеюсь, что DMA сработает с клоком реквеста 25
нс. Что хорошо в оном дсПИКе, у него PWM может тактироваться прямо
от VCO PLL, и может работать на тактовой 500 МГц. Это позволит
создать сетку частот с требуемым шагом и целочисленным делением
вместо DDS. my504(186 знак., 22.04.2021 12:07)
- Ну чё, ну чё? Получилось? Моя тоже хотел дсПИК предложить, Крок
опередил. Вот теперь переживаю :) - Бapбoc(24.04.2021 14:27)
- С такой скоростью схемы не делаются. Хоть бы и экспериментальные
фрагменты. Тут девборда не катит. - my504(24.04.2021 15:32)
- Эх, а я думал, есть такие ниндзя. Ждём-с. - Бapбoc(24.04.2021 15:42)
- С такой скоростью схемы не делаются. Хоть бы и экспериментальные
фрагменты. Тут девборда не катит. - my504(24.04.2021 15:32)
- Лучше PPI с его FIFO. Но частоты надо тщательно курить в доке. - Evgeny_CD(22.04.2021 13:29)
- Что такое PPI? - my504(22.04.2021 17:44)
- Как там в dsPIC параллельный порт кличется? - Evgeny_CD(23.04.2021 12:51)
- Это который PMP - Evgeny_CD(23.04.2021 17:10)
- У 100-мипсовых dsPIC33C нет PMP, а 70-мипсовые dsPIC33E не потянут
по скорости, я собираюсь два ядра использовать - открылась
потребность в 9-ти полосах приема (DFT). my504(96 знак., 24.04.2021 15:55)
- 100 МГц забажены очень сурово. Пара 70 МГЦ? - Evgeny_CD(24.04.2021 16:29)
- Я с эрратой знаком. Что конкретно там сурово? - my504(24.04.2021 16:31)
- UART, I2C, много чего - зависит от модели. Хорошо, что этот вопрос изучен, я не настаиваю на фатальности багов. - Evgeny_CD(24.04.2021 16:40)
- Я с эрратой знаком. Что конкретно там сурово? - my504(24.04.2021 16:31)
- Однако хотелки растут стремными темпами. FPGA выглядит куда менее
рисково. - Evgeny_CD(24.04.2021 16:26)
- На самом деле, хотелки лишь увеличили в 9 раз время фильтрации и затребовали в 9 раз увеличить размер таблиц коэффициентов. Так как я собираюсь всю первичную обработку отнести в slave ядру, то не вижу никаких особых проблем. Риск лишь в исходной постановке задачи в загрузке массива от АЦП. - my504(24.04.2021 16:35)
- Может меня глючит, но я вроде бы встречал описание 16 битного
варианта. - Evgeny_CD(24.04.2021 16:25)
- Режим 16 бит имеется, но это двойная транзакция. Снаружи торчит
ОДНОбайтная шина данных. - my504(24.04.2021 16:37)
- В каком-то чипе в мануале вроде 16 бит были нарисованы. - Evgeny_CD(24.04.2021 17:17)
- Режим 16 бит имеется, но это двойная транзакция. Снаружи торчит
ОДНОбайтная шина данных. - my504(24.04.2021 16:37)
- 100 МГц забажены очень сурово. Пара 70 МГЦ? - Evgeny_CD(24.04.2021 16:29)
- Параллельный Хозяин Порта. - Бapбoc(24.04.2021 14:39)
- У 100-мипсовых dsPIC33C нет PMP, а 70-мипсовые dsPIC33E не потянут
по скорости, я собираюсь два ядра использовать - открылась
потребность в 9-ти полосах приема (DFT). my504(96 знак., 24.04.2021 15:55)
- Это который PMP - Evgeny_CD(23.04.2021 17:10)
- Как там в dsPIC параллельный порт кличется? - Evgeny_CD(23.04.2021 12:51)
- Что такое PPI? - my504(22.04.2021 17:44)
- Ну чё, ну чё? Получилось? Моя тоже хотел дсПИК предложить, Крок
опередил. Вот теперь переживаю :) - Бapбoc(24.04.2021 14:27)
- FIFO, далее либо процом читать пачку, либо DMA. - Evgeny_CD(22.04.2021 11:38)
- В данный момент соединяю на схематике порт RE у dsPIC33CH512MP208 с
шиной данных АЦП. Надеюсь, что DMA сработает с клоком реквеста 25
нс. Что хорошо в оном дсПИКе, у него PWM может тактироваться прямо
от VCO PLL, и может работать на тактовой 500 МГц. Это позволит
создать сетку частот с требуемым шагом и целочисленным делением
вместо DDS. my504(186 знак., 22.04.2021 12:07)
- Чтобы записать нужно только клок ацп на wr кинуть в правильной
полярности, но хватит ли быстродействия чтобы выгребать данные с
частотой 40 МГц? Boвa(94 знак., 22.04.2021 11:36)
- Посмотри вариант slave PPI dsPIC. Вероятно, времянку на жесткой
логике можно сделать. - Evgeny_CD(22.04.2021 10:53)
- Можно затактировать процессор и АЦП от одного источника
синхросигнала, вообще-то. - Boвa(22.04.2021 09:07)
- Практически нельзя. Сигнальные задачи будут противоречить между
собой и вместе коммуникационным. У них всех дробные соотношения
тактирования. - my504(22.04.2021 10:37)
- По доброму! - Evgeny_CD(22.04.2021 10:49)
- Практически нельзя. Сигнальные задачи будут противоречить между
собой и вместе коммуникационным. У них всех дробные соотношения
тактирования. - my504(22.04.2021 10:37)
- На самом деле, достаточно двухкратного запаса по скорости МК против
АЦП, чтобы не было пропусков в асинхронном режиме работы АЦП и МК. - my504(22.04.2021 10:32)
- Важно хоть немного сделать временную связь между ADC и MCU не такой
жесткой по времени. - Evgeny_CD(22.04.2021 09:02)
- 8? Моя думал 256. - SciFi(22.04.2021 08:59)
- Так поставить какое-нибудь Static RAM, а ПЛМ только управлять
адресами и записью-чтением. Можно вообще как в 80-е - поставить
счетчик на 8 разрядов, 1 корпус логики и Static RAM без всяких ПЛМ. - Boвa(22.04.2021 08:51 - 08:57)
- Конкретно у этой таракашки IO мало. - Evgeny_CD(22.04.2021 08:57)
- Должно хватить. Необходимо вывести только адрес (8 разрядов, но с
запасом возьмем 10); выходные сигналы записи и разрешения выхода
для ОЗУ; входы режима, тактового сигнала АЦП и тактового сигнала
чтения ну и возможно еще что-то. - Boвa(22.04.2021 09:04 - 09:26)
- Кстати, действительно получится! АЦП с параллельным выходом и Z
сомтоянием на шину, времянки CPLD, счетчик внешний. Засосали, 256
отчетов по SPI выкачиваем....62256 еще не перевелись. - Evgeny_CD(22.04.2021 09:14)
- А если по параллельной шине выкачивать то шину данных в ПЛМ можно
не заводить, но зато сам счетчик сделать на ПЛМ. - Boвa(22.04.2021 09:27)
- Это да, проблема в том, что MCU с параллельной шиной не так много.
MAX V на 64 ячейки должно хватить, а это не так и дорого. - Evgeny_CD(22.04.2021 09:29)
- Чтобы перекачать данные из буфера в МК большой скорости и не нужно.
Поэтому можно даже через GPIO читать, переключая тот самый счетчик
на ПЛМ програмноформируемым сигналом. - Boвa(22.04.2021 09:38)
- Тоже верно! - Evgeny_CD(22.04.2021 10:47)
- Микрочиповский PPI рулит. - Evgeny_CD(22.04.2021 09:34)
- Чтобы перекачать данные из буфера в МК большой скорости и не нужно.
Поэтому можно даже через GPIO читать, переключая тот самый счетчик
на ПЛМ програмноформируемым сигналом. - Boвa(22.04.2021 09:38)
- Это да, проблема в том, что MCU с параллельной шиной не так много.
MAX V на 64 ячейки должно хватить, а это не так и дорого. - Evgeny_CD(22.04.2021 09:29)
- А если по параллельной шине выкачивать то шину данных в ПЛМ можно
не заводить, но зато сам счетчик сделать на ПЛМ. - Boвa(22.04.2021 09:27)
- Кстати, действительно получится! АЦП с параллельным выходом и Z
сомтоянием на шину, времянки CPLD, счетчик внешний. Засосали, 256
отчетов по SPI выкачиваем....62256 еще не перевелись. - Evgeny_CD(22.04.2021 09:14)
- Должно хватить. Необходимо вывести только адрес (8 разрядов, но с
запасом возьмем 10); выходные сигналы записи и разрешения выхода
для ОЗУ; входы режима, тактового сигнала АЦП и тактового сигнала
чтения ну и возможно еще что-то. - Boвa(22.04.2021 09:04 - 09:26)
- Конкретно у этой таракашки IO мало. - Evgeny_CD(22.04.2021 08:57)
- 8 слов по 10 бит - 80 триггеров. - Evgeny_CD(22.04.2021 08:58)
- Там этих триггеров на порядок меньше, чем надо, КМК. - SciFi(22.04.2021 08:45)
- Я ж говорю, ручками, из триггеров, сделать FIFO. - Evgeny_CD(22.04.2021 08:43)