caxapa.ru :: У меня тактовая 110МГц, делитель 128. А тактов за 5..10, по первому фронту, DMA успевает загрузить следующий символ. Вроде как фазу тактового сигнала на выходе (и на входе?) поменяли, а момент загрузки нового символа остался по первому фронту.

Nikolay_Po (28.04.2025 09:41, просмотров: 48) ответил vpv.vpv на Я так думаю, что задержки SPI должны быть равны половине периода клока. Для этого частота SPI и выбирается (1/2, 1/8, ... 1/64...). Тут что-то другое.

У меня тактовая 110МГц, делитель 128. А тактов за 5..10, по первому фронту, DMA успевает загрузить следующий символ. Вроде как фазу тактового сигнала на выходе (и на входе?) поменяли, а момент загрузки нового символа остался по первому фронту.

Ответить

- А каких-нибудь коллизий с флагом "SPI_ENABLE" (или как там его, готовность передачи следующего символа) - нет? Надо аппаратную часть CH32V смотреть, как там буферизация устроена. - vpv.vpv(28.04.2025 09:53)
  - Есть у меня ощущение, что TXE (буфер передачи пуст) взводится по первому перепаду безотносительно настройки CPHA. И DMA на передачу, успевает ввалить следующий байт. - Nikolay_Po(28.04.2025 10:01)
    - Вот и у меня, глядя на осциллограммы, было ощущение, что происходит перезапись следующего байта чуть раньше положенного. Когда прежний ещё не полностью "выдвинулся". - vpv.vpv(28.04.2025 10:11)

ARM, RISC-V контроллеры