ВходНаше всё Теги codebook 无线电组件 Поиск Опросы Закон Вторник
23 июля
309896 Топик полностью
Связанные сообщения
Синтетический Порт
Начиная с virtual environment смешалось всё. JSON и всё такое прочее -- это детали реализации конкретной системы, а не высокоуро...2020-07-11
Требуется мнение об идее реализации синтетических портов, пока привожу основные тезисы: Синтетической порт(Synth port) представл...2020-07-11
Железо нужно симулировать не на уровне битов и фронтов сигналов, а на уровне высокоуровневых операций (например, чтение-запись б...2019-11-07
Спасибо, вообще в документе многие пункты достаточно разумны, я особо подчерку для некоторых здешних читателей:2019-10-30
Когда часть ПО, которая на стыке с железом, замещается на симулятор для ПК и вся программа запускается и отлаживается на ПК. В и...2019-10-02
Для этого не нужен именно ваш прибор, для этого может быть вообще не нужно железо (про "синтетический порт" и Evgeny_CD и я уже ...2019-10-02
Помимо прочего при нормальном программировании всегда делается какой-то "логгер" ведущий протокол работы программы. Потому, что ...2019-08-10
От проекта зависит. Насколько чётко выделена аппаратно-зависимая часть и насколько абстракции используемые в старом проекте реал...2019-05-24
Собственно можно код запускать в эмуляторе процессора (qemu), которому привязать симуляцию нужной аппаратуры, или заменить HAL н...2019-02-06
Жалкая паделка финских студентов написана на 100% на C, из ассемблера только вектора прерываний, crt и ещё мелочи, в C30 v3.31. ...2014-04-10
Кстати, про синтетические системы и реальное время. Все гораздо интереснее, чем кажется!2007-07-28
Evgeny_CD, Архитектор (24.02.2012 14:22, просмотров: 1102) ответил Evgeny_CD на [Tcl] сводный системный топик. Коллеги, а кто-нибудь Tcl пробовал использовать для инструментальных целей (кроме FPGA). Утили писать и пр. В чем его преимущества и недостатки? Как у него с unicode?
Кто о чем, а вшивый о бане я о кодевеломпенте софта-железа. Итак, пусть у нас есть Tcl, который позволяет прикручивать "в обе стороны" C код. Пишем мы на Verilog|SVerilig|SystemC описание некоей железяки и при помощи компилятора|Verilator'а получаем C код, который можно прикрутить к Tcl. Далее запускаем все вместе, генерируем Tcl тестовые воздействия на "шелезяку" и анализируем выход. При отладке HDL изучение диаграмм "глазками" умиляет при начале обучения и сильно доставляет при отладке чего-то большого. Более того, вероятно, "рядом" можно запустить синтетический порт RTOS вместе с целевым кодом, который будет общаться с моделью железки "под руководством" Tcl. Ну а Tcl будет всем этим управлять, собирать статистику, класть ее в БД в правильном виде, генерировать тестовые воздейтствия на софт и железо и пр. Интересно, случайно не поэтому все FPGA и ASIC софты так любят Tcl?