caxapa.ru :: У ЦПУ с внешней шиной ести сигналы Ready для сегментов памяти, по обращению к которым, цикл шины ЦПУ тормозится. ФПГА формирует сигнал неготовности, если в этот момент идёт её цикл доступа к СДРАМ. И наоборот. Ессно, что контроллер СДРАМ должен быть на ФПГА, чтобы она контролировала доступ. Тогда процессор просто лезет в некую память, про которую он ничо не знает.

mse homjak (21.06.2020 01:05, просмотров: 330) ответил Evgeny_CD на Декодирование CS спрятано внутри кристалла. И уж если прописано, что по такому-то CS живет SDRAM, то далее камень ничего знать не желает. У SDRAM Ready нет.

У ЦПУ с внешней шиной ести сигналы Ready для сегментов памяти, по обращению к которым, цикл шины ЦПУ тормозится. ФПГА формирует сигнал неготовности, если в этот момент идёт её цикл доступа к СДРАМ. И наоборот. Ессно, что контроллер СДРАМ должен быть на ФПГА, чтобы она контролировала доступ. Тогда процессор просто лезет в некую память, про которую он ничо не знает.

Ответить

- Это понятно, но тормозить будет. Растактовка при работе со SDRAM и SRAM сильно разная. SRAM не подразумевает понятие Burst (в головах у разработчиков почти всех MCU на рынке), так что цикл доступа ко второму и последующим словам ШД будет такой же печальный, как и для первого. - Evgeny_CD(21.06.2020 01:08)
  - В FPGA как правило, блоки памяти есть, на коих, в том числе, можно строить FIFO. Нехай процессор, когда ему писАть вздумается, в FIFO пишет, пока контроллер SDRAM раздупляется. Или я не понял, что Ваш дивайс делать должен? - Cидopгeк(22.06.2020 14:22)
    - Да, это один из вариантов, но я чуть по другом смотрю. Evgeny_CD(516 знак., 22.06.2020 18:20, ссылка)

Средства и методы разработки