Kpoк (10.01.2021 20:04, просмотров: 395) ответил Evgeny_CD на А что за АЦП?-
- С DSP его довольно проблематичично скрестить. Слишком большой поток
данных. FPGA переварит точно. - Evgeny_CD(10.01.2021 20:49)
- Я же мечтаю о "забористом" ДСП. Скажем, 4-8 умножителей 16х16=50 на
той же частоте мне бы уже хорошо было. - Kpoк(10.01.2021 20:55)
- 8 уможителей - убогая ПЛИС за $10. Программирование такого чудо DSP
будет почти как кодинг для FPGA. Смысла нет. FPGA более гибкое
решение. - Evgeny_CD(10.01.2021 21:10)
- Россыпь дискретных транзисторов ещё гибче. Надо адурину, только для
плис. Чтобы уважаемым товарищам в предпенсионном возрасте не
приходилось верилог осваивать :-) - SciFi(10.01.2021 21:17)
- Все есть. Migen, MyHDL весьма серьезны. - Evgeny_CD(11.01.2021 01:21, ссылка)
- скажем так, если кто в своё время клепал сам всякие мудрёные схемы
на 155-ой логике, понимает, что кроме собственно логики и триггеров
надо ещё минимально учитывать задержки сигналов во времени, то
базовое освоение верилога - неделя. ещё неделя - понять чем вообще
ПЛИС отличается от К155ТМ2 + К155ЛА3. а дальше всё - погнали
повторять Радио-86РК на ПЛИС. всё, включая проц. - Mahagam(10.01.2021 21:30)
ПЛИСFPGA кардинально отличается. Мелкая логика -- асинхронная схема. FPGA -- каждая ячейка тактируется от генератора и программа описывает значение выхода в следующем такте как функцию от входов в текущем такте. Подходы к проектированию совершенно разные, мне думается. Опыт работы с ЛА3 и ТМ2 мало полезен, а в обратную сторону вообще бесполезен. - fk0(10.01.2021 21:49)- Это Партия так решила, что все ячейки тактируемы или элемент удобства? И если первое, то применяется ли такой совковый пережиток, как двухфазное тактирование? - Kpoк(11.01.2021 10:24)
- в обратную - да, бесполезен. но фраза Mahagam(789 знак., 10.01.2021 22:03)
- но чтоб в одном флаконе! - Kpoк(10.01.2021 21:14)
- Россыпь дискретных транзисторов ещё гибче. Надо адурину, только для
плис. Чтобы уважаемым товарищам в предпенсионном возрасте не
приходилось верилог осваивать :-) - SciFi(10.01.2021 21:17)
- 8 уможителей - убогая ПЛИС за $10. Программирование такого чудо DSP
будет почти как кодинг для FPGA. Смысла нет. FPGA более гибкое
решение. - Evgeny_CD(10.01.2021 21:10)
- Я же мечтаю о "забористом" ДСП. Скажем, 4-8 умножителей 16х16=50 на
той же частоте мне бы уже хорошо было. - Kpoк(10.01.2021 20:55)
- ENOB у него 12 бит. Неявно рассчитан на усреднение. - Evgeny_CD(10.01.2021 20:41)
- что на сегодня из простого имеет интерфейс для его подключения? Mahagam(105 знак., 10.01.2021 20:29)
- TI DSP имеют параллельную шину для подобного, но вроде до 100МГЦ. - Evgeny_CD(10.01.2021 20:45)
- SDR приемник. ПЧ локатора. Там у него заточка под АФАРы имеется. - Evgeny_CD(10.01.2021 20:43)
- "Быстро" - это сколько в рублях? - Kpoк(10.01.2021 20:31)
- быстро - это дня два-три, если дотошно колупаццо. но это только
интерфейс данных. ещё же надо этим АЦП рулить через регистры. это
тоже нудная но нужная работа, настроить все внутренние регистры и
всё такое. вопрос все равно странно стоит. если дальше это как
часть проекта на ПЛИС, то любой плисовод такое подцепит и без моей
помощи. если ПЛИС только как конвертер интерфейсов - то куда
выгонять такой поток? 14 бит на 200 МГц - это ж 2.8 гигабита
данных. 12-ти битный АЦП я с Mahagam(186 знак., 10.01.2021 20:55)
- Применительно ко мне, это умножение на синус и косинус и вывод
результата 1000 раз в секунду. - Kpoк(10.01.2021 21:06)
- несильно дорогой спартан-6 XC6SLX9 в не-БГА корпусе TQFP144 (точнее TQG144) имеет 16
умножителей 18x18, у каждого ещё постсумматор в 48 бит. умножители, если всё обвязать всеми регистрами, даже не
в самой быстрой версии могут фигачить на 300MHz. Mahagam(231 знак., 10.01.2021 21:26)
- Это военная тайна. - Kpoк(10.01.2021 21:40)
- несильно дорогой спартан-6 XC6SLX9 в не-БГА корпусе TQFP144 (точнее TQG144) имеет 16
умножителей 18x18, у каждого ещё постсумматор в 48 бит. умножители, если всё обвязать всеми регистрами, даже не
в самой быстрой версии могут фигачить на 300MHz. Mahagam(231 знак., 10.01.2021 21:26)
- Применительно ко мне, это умножение на синус и косинус и вывод
результата 1000 раз в секунду. - Kpoк(10.01.2021 21:06)
- быстро - это дня два-три, если дотошно колупаццо. но это только
интерфейс данных. ещё же надо этим АЦП рулить через регистры. это
тоже нудная но нужная работа, настроить все внутренние регистры и
всё такое. вопрос все равно странно стоит. если дальше это как
часть проекта на ПЛИС, то любой плисовод такое подцепит и без моей
помощи. если ПЛИС только как конвертер интерфейсов - то куда
выгонять такой поток? 14 бит на 200 МГц - это ж 2.8 гигабита
данных. 12-ти битный АЦП я с Mahagam(186 знак., 10.01.2021 20:55)
- Ух ты, спасибо! Интересная штучка! - Evgeny_CD(10.01.2021 20:27)
- С DSP его довольно проблематичично скрестить. Слишком большой поток
данных. FPGA переварит точно. - Evgeny_CD(10.01.2021 20:49)