kentawrik (08.01.2009 19:44, просмотров: 262) ответил Mahagam на на XC9536XL - это наша внутренняя разработка. одна дешёвая CPLD, один стабилизатор питания и кучка резисторов - и готов универсальных жтаг помещающийся в разъём LPT. ничего что для того чтобы его запустить в работу его же и надо прошить? :)-
- Совместимость там довольно легко обеспечивается. В CPLD по сути дела мультиплексор реализован, который пины JTAG коммутирует к пинам LPT в соответствии с каждым типом переходника-эмулятора. Вторая функция CPLD это согласовение уровней. Выходные буфера rezident(109 знак., 08.01.2009 20:56)
- сделано для нужд фирмы. ибо девайсов всяких много разных, а плодить разномастные кабели неохота. куда проще слепить один раз что-то универсальное. Mahagam(396 знак., 08.01.2009 20:37)
- Да я в принципе определился уже - пока смотрю альтеру потом ксилинкс... а когда поработаю с фирменными - буду с универсальным кабелем решать... - kentawrik(09.01.2009 11:02)
- Если до Xilinx дойдёшь, попробуй почитать В.Ю. Зотов "проектирование цифровых устройств на основе ПЛИС фирмы Xilinx в сапр WebPack ISE". На ввв.mirknig.сом скачать бесплатно (требует регистрации). Там и его следующая книжка про MicroBlaze лежит, но это st232bd(123 знак., 26.01.2009 13:45)
- третий дан получишь когда будешь писать не привязанный к вендору код. Mahagam_home(56 знак., 28.01.2009 00:11,
)
- Я не самолюбив, ограничимся шестым кю. А не привязанный к вендору - это поведенческий VHDL? - st232bd(31.01.2009 17:02)
- угу. хотя я во все времена суток предпочитаю верилог. - Mahagam_home (01.02.2009 00:35, )MBedder
- На счёт времени суток - тоже не понял. Типа каждый день, на восходе сонца, приняв соответствующую позу начинаю произносить ОООМММММ, плавно переходящее в if CLK = '1' and CLK'event then....? - st232bd(02.02.2009 14:45)
- эээ! тож вхдл! а я на верилоге ваяю - always @(posedge clk)... Mahagam(311 знак., 02.02.2009 15:21)
- Я в последнем прожекте IP корегенератором кирпичей набабахал, между ними своих компонентов из поведенческого вхдля, и всё на верхнем уровне в схематик. Типа как блок схема, наглядно. И пару компонентов в схематике, тоже кирпичи для наглядности st232bd(146 знак., 02.02.2009 15:46)
- мне тоже по началу казалось, что схематик на верхней уровне - это наглядно. но есть одно но! как это дело моделировать? ась? :) Mahagam(822 знак., 02.02.2009 16:52)
- Ты софт покупал? Если да - порядок стоимости, если не секрет? - st232bd(02.02.2009 17:36)
- "покупал" на электрониксе :) Mahagam(146 знак., 02.02.2009 18:11)
- Ты софт покупал? Если да - порядок стоимости, если не секрет? - st232bd(02.02.2009 17:36)
- мне тоже по началу казалось, что схематик на верхней уровне - это наглядно. но есть одно но! как это дело моделировать? ась? :) Mahagam(822 знак., 02.02.2009 16:52)
- Я в последнем прожекте IP корегенератором кирпичей набабахал, между ними своих компонентов из поведенческого вхдля, и всё на верхнем уровне в схематик. Типа как блок схема, наглядно. И пару компонентов в схематике, тоже кирпичи для наглядности st232bd(146 знак., 02.02.2009 15:46)
- эээ! тож вхдл! а я на верилоге ваяю - always @(posedge clk)... Mahagam(311 знак., 02.02.2009 15:21)
- А слабо вендор-независимую схему электрическую принципиальную нарисовать? :)))))))) - st232bd(02.02.2009 11:24)
- кормим верилог синплифаю, али прецЫжну. вуаля :) - Mahagam(02.02.2009 14:26)
- Переведи. - st232bd(02.02.2009 14:42)
- синплифай и прецижн они ж от мультивендорные синтезаторы. так? пишем кроссплатформенно - а на выходе смотрим схему отрендеренную под любую платформу. - Mahagam(02.02.2009 15:22)
- Дык счас норовят кирпичей здоровых типа памяти блочной, умножителей аппаратных в ФПЖА наложить, у кого-то тригеры ДДР. С этим как? - st232bd(02.02.2009 15:33)
- почти без проблем: память описываем как reg [7:0] memory [1023:0]; и всё. любой синтезатор этот килобайт упихает в блок. умножители также автоматом упихиваются. триггеры ДДР - лично не сталкивался, но если их грамотно расписать - должно тоже получится. Mahagam(443 знак., 02.02.2009 15:45)
- Моя Verilog не понимай, но идея понятна. Надо попробовать. - st232bd(02.02.2009 15:51)
- я верилог за три дня освоил. с тех пор на VHDL даже смотреть противно. - Mahagam(02.02.2009 16:52)
- Моя Verilog не понимай, но идея понятна. Надо попробовать. - st232bd(02.02.2009 15:51)
- почти без проблем: память описываем как reg [7:0] memory [1023:0]; и всё. любой синтезатор этот килобайт упихает в блок. умножители также автоматом упихиваются. триггеры ДДР - лично не сталкивался, но если их грамотно расписать - должно тоже получится. Mahagam(443 знак., 02.02.2009 15:45)
- Дык счас норовят кирпичей здоровых типа памяти блочной, умножителей аппаратных в ФПЖА наложить, у кого-то тригеры ДДР. С этим как? - st232bd(02.02.2009 15:33)
- синплифай и прецижн они ж от мультивендорные синтезаторы. так? пишем кроссплатформенно - а на выходе смотрим схему отрендеренную под любую платформу. - Mahagam(02.02.2009 15:22)
- Переведи. - st232bd(02.02.2009 14:42)
- кормим верилог синплифаю, али прецЫжну. вуаля :) - Mahagam(02.02.2009 14:26)
- На счёт времени суток - тоже не понял. Типа каждый день, на восходе сонца, приняв соответствующую позу начинаю произносить ОООМММММ, плавно переходящее в if CLK = '1' and CLK'event then....? - st232bd(02.02.2009 14:45)
- угу. хотя я во все времена суток предпочитаю верилог. - Mahagam_home (01.02.2009 00:35,
- Я не самолюбив, ограничимся шестым кю. А не привязанный к вендору - это поведенческий VHDL? - st232bd(31.01.2009 17:02)
- третий дан получишь когда будешь писать не привязанный к вендору код. Mahagam_home(56 знак., 28.01.2009 00:11,
- Если до Xilinx дойдёшь, попробуй почитать В.Ю. Зотов "проектирование цифровых устройств на основе ПЛИС фирмы Xilinx в сапр WebPack ISE". На ввв.mirknig.сом скачать бесплатно (требует регистрации). Там и его следующая книжка про MicroBlaze лежит, но это st232bd(123 знак., 26.01.2009 13:45)
- Да я в принципе определился уже - пока смотрю альтеру потом ксилинкс... а когда поработаю с фирменными - буду с универсальным кабелем решать... - kentawrik(09.01.2009 11:02)