ВходНаше всё Теги codebook 无线电组件 Поиск Опросы Закон Среда
17 июля
1443436
Связанные сообщения
Verilog
А вот так ChatGPT сделал код для делителя частоты на 10 100 1000. Чуть налажал с output - надо reg а не wire вроде. А вообще нра...2024-06-20
Поругайте / похвалите код на Verilog. Функция задержки 50мкс. После снятия сигнала wStart держит на проводе wPause50 сигнал еще ...2024-06-17
Посоветуйте ИИ чтобы генерить небольшие куски кода на С и Verilog. Может даже есть бесплатные? В принципе готов заплатить чтобы ...2024-06-17
Однако вышла новая версия знаменитой книги Sarah Harris & David Harris Digital Design and Computer Architecture, RISC-V Edition ...2021-11-16
Mty1 (16.06.2024 16:47, просмотров: 511)
Не пойму логику проекта на Verylog в Quartus. Есть главный файл с главным модулем. Все остальные модули должны вызываться из него, как я понял. А если у меня в чипе несколько независимых блоков логики, которые работают сами со своими ногами - как это описать? В главном модуле как то прописать их?