Evgeny_CDАрхитектор (16.08.2011 13:44, просмотров: 564) ответил Mahagam на почему монстры синтеза/верификации (а-ля ментора) занимаются системверилогом? а не системси?-
- Так, нашлась очень забавная штука: [Verilator] -> Нашел вот там -->. "It compiles synthesizable Verilog ..., SystemVerilog and Synthesis assertions into C++ or SystemC code. It is designed for large projects where fast simulation Evgeny_CD(242 знак., 16.08.2011 14:29 - 11.07.2019 00:43, ссылка, ссылка)
- [Verilator V.4 стал многопоточным!] Ускорение не сказать, что совсем ах, но на 24 ядра масштабируется линейно, что впечатляет! Evgeny_CD(11.07.2019 00:44)
- он самый. но насколько помню на исходники верилога накладывается тьма ограничений, иначе оно не транслируется. Mahagam(56 знак., 16.08.2011 15:16)
- Тут вот еще какая идея есть. Возвращаясь к теме микросеквенсеров или простеньких процессорных ядер. У латтиса есть совершенно замечательный LatticeMico8, который доступен в исходниках на verilog ->. К которому чуть ли не С++ компилер прилагается и Evgeny_CD(484 знак., 16.08.2011 17:21, ссылка)
- Но это как бы только решение одной задачи. Т.е. если у нас есть verilog код - в виртуальный софтовый проект мы быстрый смулятор оного всунем с разумными сложностями. То, что SV можно использовать, ускорит разработку модели. - Evgeny_CD(16.08.2011 17:06)
- Это все фигня :) Вот что нашлось - vmodel -> Прикручивает к матлабу С++ файлы, сгенеренные verilator. Вот где полную логическую проверку модулей на Verilog устроить можно :) - Evgeny_CD(16.08.2011 15:33, ссылка)
- Там в презех честно написано, чтобы не раскатывали губу на тему полного верилога и удобства "как коммерческая тулза" :) - Evgeny_CD(16.08.2011 15:21)
- оно для другого хорошо. Mahagam(373 знак., 16.08.2011 15:39)
- Получить быструю модель проца (ну чтобы хотя бы 1 MOPS был), и чтобы эта модель 100% соответствовала Verilog коду - это просто фантастика какая-то :) - Evgeny_CD(16.08.2011 15:51)
- а смысл? если оно 100% соответствовать будет, то и скорость работы такая же будет как у verilog на ncsim/vcs (да и квеста вобщем-то не такая уж и тормозная на RTL), а оно все с С или системЦ интегрируется сполпинка. даже для TMS-ных пользователей ыыыы(621 знак., 16.08.2011 17:36,
)
- Дык вот какая штука. Если железяка - это куча регистров на шине + прерывания, то при написании "просто С модели" придется написать немало hdl кода доморощенным спосбом. ну битики всякие там в регистрах разбирать, время исполнения как-то Evgeny_CD(835 знак., 16.08.2011 17:47)
- кстати тот же АРМ предоставляет все три (а может и больше - я просто не знаю) уровня моделей: 1) симулятор, 2) для всяких платформеров (TLM), 3) предкомпиленные для симуляторов HDL (RTL). да что ARM - Гейслер предоставляет симуляторы TSIM, GRSIM ыыыы(105 знак., 16.08.2011 17:42, )
- тута еще сказывается то, что эту сферу я токо познаю :) Не все слова мне понятны, если честно. Но я упорный :) - Evgeny_CD(16.08.2011 17:48)
- а смысл? если оно 100% соответствовать будет, то и скорость работы такая же будет как у verilog на ncsim/vcs (да и квеста вобщем-то не такая уж и тормозная на RTL), а оно все с С или системЦ интегрируется сполпинка. даже для TMS-ных пользователей ыыыы(621 знак., 16.08.2011 17:36,
- Получить быструю модель проца (ну чтобы хотя бы 1 MOPS был), и чтобы эта модель 100% соответствовала Verilog коду - это просто фантастика какая-то :) - Evgeny_CD(16.08.2011 15:51)
- оно для другого хорошо. Mahagam(373 знак., 16.08.2011 15:39)
- Так, нашлась очень забавная штука: [Verilator] -> Нашел вот там -->. "It compiles synthesizable Verilog ..., SystemVerilog and Synthesis assertions into C++ or SystemC code. It is designed for large projects where fast simulation Evgeny_CD(242 знак., 16.08.2011 14:29 - 11.07.2019 00:43, ссылка, ссылка)