enc (25.07.2023 15:46, просмотров: 121) ответил Гyдвин на "Пытка апельсинами длилась третий час"(с). 74HC165. По
функциональной диаграмме при 0 на входе параллельной загрузки PL (и
любом состоянии на остальных входах), выход Q7 должен отображать
состояние входа D7. И никуя... Припаял другую(а вдруг?) - тоже
никуя... Помогите люди добрые :) Заблудился в 3 соснах, млять...хез. Судя по диаграмме из иного шита истинное значение с D7
пявляется на Q после фронта такта clk. Что вообщем то логично -
сохранение состояния выхода Q = D0 от предыдущего такта до
следующего.
-
- Картинка однозначно говорит, что load абсолютно асинхронный по отношению к другим входам и трансляция H на QH происходит одномоментно с тем, как только load упал в 0. - akz(25.07.2023 17:49)
- Я руководствовался вот этим. Тут вроде все однозначно. По диаграмме
при подаче 0 на вход PL Q7 должен принять состояние D7 асинхронно.
Вход CE подключен к GND. На CP подаю положительные фронты для
сдвига. Все сдвигается (16 бит), а вот первый бит "в никуде"... Гyдвин(1 знак., 25.07.2023 16:08, ссылка)
- Вход CE подключен к GND. Вход CE должен быть в "1" когда загружаются данные PL = 0. enc(1 знак., 25.07.2023 16:49, картинка)
- CE по моему скромному разумению служит для разрешения тактовых
импульсов. На этой же диаграмме Q7 асинхронно принимает значение D7
при PL=0. Кстати, таракашки SN74HC165. - Гyдвин(25.07.2023 16:58)
- Обрати внимание на логику тактового сигнала. Если CP и CE оба в нуле, то 1->0 на входе PL разрешает логику входов RS, а 0->1 на этом же PL вызывает 1->0 на входах CP регистров, т.е. сдвиг. Возможно у тебя параллельная загрузка совместилась с одним сдвигом. Или нет? reZident(1 знак., 25.07.2023 17:24, картинка)
- Ок. На СР при этом держишь "1"? - enc(25.07.2023 17:22)
- CE по моему скромному разумению служит для разрешения тактовых
импульсов. На этой же диаграмме Q7 асинхронно принимает значение D7
при PL=0. Кстати, таракашки SN74HC165. - Гyдвин(25.07.2023 16:58)
- Правильно ли я понял? В цепочке из 2 регистров (16бит) после подачи
сигнала параллельной загрузки и после сдвига 16 бит ты в середине
этого слова получаешь 9й бит совсем не тот, который был на 9м входе
при загрузке? - reZident(25.07.2023 16:21)
- С девятым все нормально. Не вижу вход D7 (Q7) второго регистра в
цепочке. Он должен по даташиту, который я привел, появиться на Q7
при PL=0. А его нет. Потом PL=1, дергаю CP в цикле. При первом
положительном фронте на Q7 вижу состояние D6(Q6) и т.д... - Гyдвин(25.07.2023 16:38)
- "Его нет" - а что есть? - reZident(25.07.2023 16:43)
- Логическая 1 при любом состоянии входа D7 второго регистра в цепочке. - Гyдвин(25.07.2023 16:47)
- "Его нет" - а что есть? - reZident(25.07.2023 16:43)
- С девятым все нормально. Не вижу вход D7 (Q7) второго регистра в
цепочке. Он должен по даташиту, который я привел, появиться на Q7
при PL=0. А его нет. Потом PL=1, дергаю CP в цикле. При первом
положительном фронте на Q7 вижу состояние D6(Q6) и т.д... - Гyдвин(25.07.2023 16:38)
- Вход CE подключен к GND. Вход CE должен быть в "1" когда загружаются данные PL = 0. enc(1 знак., 25.07.2023 16:49, картинка)
