slog2 (11.11.2008 08:20, просмотров: 1102)Top-Level большого проекта в QuartusII кто как делает? В графике или HDL? Я делал раньше в HDL, но вот SOPC-builder не выдал мне .cmp файла для влючения его в верхний уровень, только .bdf(графический), ну я и задумался. В графике нагляднее, лучше видна связь между блоками, но рисовать порядка 400 выводов FPGA и подкючать их к двум десяткам блоков на HDL внутри FPGA дольше чем описать всё в текстовом виде. Как по вашему, стОит рисовать самый верхний уровень в проекте?