Ну, если брать Альтеру, я бы загенерил ПЛЛ на 250-300МГц. Сделал от этой частоты короткий делитель со сбросом до 40-50МГЦ и запитал бы от него основной счоччик со сбросом. Сигнал со счоччика пропустил через сдвиговый регистр, от 300МГц, длиной, чтобы пару тактов счоччика перекрыть 250-300МГцами. Сбросом отпускать схему в работу. Выход сдвигуна брать мультиплексером от каждого триггера. Объединить счоччик и мультиплексер по "или" и зафиксировать триггерком. Управление счоччиком и мультиплексеорм вывести на ноги ФПГА и на ДИП-переключатели или BLS перемычки. Так, в общих чертах. тогда вход у нас будет синхронизирован по 0-3+нС и по выходу мы добавим ещо шаг 3+нС. И джиттер1 нС. 7-8нС, в худшем случае.
mse homjak (27.02.2024 11:34, просмотров: 128) ответил Mty1 на Ага, спасибо за идею. Там получается задержка равная количеству
разрядов регистра * время такта? или еще как то можно схитрить?