Начал переписывать, по совету Mahagamа, понял, что могу, но надо понять сколько времени будут выполняться некоторые схемы. Пусть есть модуль, у него на входе два 32 битных числа, и в модуле происходит сложение в тот момент, как пошел клок. Программа такая:
module Test_Module (In1, In2, Clk, Out);
input [31:0] In1;
input [31:0] In2;
input Clk;
output [31:0] Out;
always @(posedge Clk)
begin
Out=In1*In2;
// Out=In1+In2;
end
endmodule
Вопрос: скажите, пожалуйста, какая максимальная частота Clk допустима для такой программы на:
1) 3-ем циклоне,
2) на аррии,
3) а если там сложение, вместо умножения?
Короче где этот клок можно надыбать?
Спасибо
Игорь
igorchem (04.03.2010 22:42, просмотров: 228) ответил IgorChem на Verilog src (много) нужен совет коллективного разума