Программируемая логика и ЦОС

И то верно, я уже кучу книг прочитал, а не помогло, в то же время, задачка решилась просто! У меня там была конструкция 

input clk;
input [127:0] LargeData;
reg 127:0] LargeData;

reg [31:0] Data [0:1023];
reg [15:0] CurPos;

// ...

always @(posedge clk)
begin
{Data[CurPos], Data[CurPos+1], Data[CurPos+2], Data[CurPos+3]}<=LargeData;
// ...
end

как только я смог переписать алгоритм чтобы этой конструкции не стало, все стало быстро (втечение 2-х минут) синтезироваться и Fmax для входного клока стал 438МГц и для промежуточного 210МГц (который на примере). Мне это однозначно хватает :) Есть дальше вопрос, я новую ветку начну??? Если интересно, могу более детально выложить этот пример. Счастливо Игорь