ВходНаше всё Теги codebook PARTS Поиск Опросы Закон Понедельник
3 августа
/267302
Топик полностью
Evgeny_CD, Архитектор (16.08.2011 15:33, просмотров: 14) в ответ на он самый. но насколько помню на исходники верилога накладывается тьма ограничений, иначе оно не транслируется. - автор: Mahagam
Это все фигня :) Вот что нашлось - vmodel -> Прикручивает к матлабу С++ файлы, сгенеренные verilator. Вот где полную логическую проверку модулей на Verilog устроить можно :) ссылка
Ответить